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参数资料
| 型号： | EP20K30EFI144-3ES |
| 英文描述： | FPGA |
| 中文描述： | FPGA的 |
| 文件页数： | 69/114页 |
| 文件大小： | 1623K |
| 代理商： | EP20K30EFI144-3ES |
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Altera Corporation
APEX 20K Programmable Logic Device Family Data Sheet
Table 22 shows the JTAG timing parameters and values for APEX 20K
devices.
f For more information, see the following documents:
Generic Testing
Each APEX 20K device is functionally tested. Complete testing of each
configurable static random access memory (SRAM) bit and all logic
functionality ensures 100% yield. AC test measurements for APEX 20K
devices are made under conditions equivalent to those shown in
Figure 32. Multiple test patterns can be used to configure devices during
all stages of the production flow.
Table 22. APEX 20K JTAG Timing Parameters & Values
Symbol
Parameter
Min
Max
Unit
tJCP
TCK
clock period
100
ns
tJCH
TCK
clock high time
50
ns
tJCL
TCK
clock low time
50
ns
tJPSU
JTAG port setup time
20
ns
tJPH
JTAG port hold time
45
ns
tJPCO
JTAG port clock to output
25
ns
tJPZX
JTAG port high impedance to valid output
25
ns
tJPXZ
JTAG port valid output to high impedance
25
ns
tJSSU
Capture register setup time
20
ns
tJSH
Capture register hold time
45
ns
tJSCO
Update register clock to output
35
ns
tJSZX
Update register high impedance to valid output
35
ns
tJSXZ
Update register valid output to high impedance
35
ns
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