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参数资料
| 型号： | EP20K600EBI652-2ES |
| 元件分类： | CPU监测 |
| 英文描述： | RTC Module With CPU Supervisor |
| 中文描述： | 时钟模块CPU监控 |
| 文件页数： | 25/114页 |
| 文件大小： | 1623K |
| 代理商： | EP20K600EBI652-2ES |
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18
Altera Corporation
APEX 20K Programmable Logic Device Family Data Sheet
Figure 8. APEX 20K LE Operating Modes
Notes:
(1)
LEs in normal mode support register packing.
(2)
There are two LAB-wide clock enables per LAB.
(3)
When using the carry-in in normal mode, the packed register feature is unavailable.
(4)
A register feedback multiplexer is available on LE1 of each LAB.
(5)
The DATA1 and DATA2 input signals can supply counter enable, up or down control, or register feedback signals for
LEs other than the second LE in an LAB.
(6)
The LAB-wide synchronous clear and LAB wide synchronous load affect all registers in an LAB.
PRN
CLRN
DQ
4-Input
LUT
Carry-In
(3)
Cascade-Out
Cascade-In
LE-Out
Normal Mode (1)
PRN
CLRN
DQ
Cascade-Out
Cascade-In
3-Input
LUT
Carry-In
3-Input
LUT
Carry-Out
Arithmetic Mode
Counter Mode
data1
(5)
data2
(5)
PRN
CLRN
DQ
Carry-In
LUT
3-Input
LUT
Carry-Out
data3 (data)
Cascade-Out
Cascade-In
LAB-Wide
Synchronous
Load
(6)
LAB-Wide
Synchronous
Clear
(6)
(4)
LE-Out
ENA
LAB-Wide
Clock Enable
(2)
ENA
LAB-Wide
Clock Enable
(2)
ENA
LAB-Wide
Clock Enable
(2)
data1
data2
data1
data2
data3
data4
相关PDF资料 |
PDF描述 |
|---|---|
| EP20K600EBI652-3ES | RTC Module With CPU Supervisor |
| EP20K600EFC1020-1 | RTC Module With CPU Supervisor |
| EP20K600EFC1020-1ES | FPGA |
| EP20K600EFC1020-1X | FPGA |
| EP20K600EFC1020-2 | FPGA |
相关代理商/技术参数 |
参数描述 |
|---|---|
| EP20K600EBI652-2X | 功能描述:FPGA - 现场可编程门阵列 CPLD - APEX 20K 2432 Macros 488 IO RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256 |
| EP20K600EBI652-3ES | 制造商:未知厂家 制造商全称:未知厂家 功能描述:FPGA |
| EP20K600EFC1020-1 | 制造商:未知厂家 制造商全称:未知厂家 功能描述:FPGA |
| EP20K600EFC1020-1ES | 制造商:未知厂家 制造商全称:未知厂家 功能描述:FPGA |
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