参数资料
| 型号： | EP2AGX125DF25I5 |
| 厂商： | Altera |
| 文件页数： | 58/90页 |
| 文件大小： | 0K |
| 描述： | IC ARRIA II GX FPGA 125K 572FBGA |
| 产品培训模块： | Three Reasons to Use FPGA's in Industrial Designs |
| 标准包装： | 5 |
| 系列： | Arria II GX |
| LAB/CLB数： | 4964 |
| 逻辑元件/单元数： | 118143 |
| RAM 位总计： | 8315904 |
| 输入/输出数： | 260 |
| 电源电压： | 0.87 V ~ 0.93 V |
| 安装类型： | 表面贴装 |
| 工作温度： | -40°C ~ 100°C |
| 封装/外壳： | 572-FBGA |
| 供应商设备封装： | 572-FBGA |
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Chapter 1: Device Datasheet for Arria II Devices
1–53
Switching Characteristics
December 2013
Altera Corporation
Core Performance Specifications for the Arria II Device Family
This section describes the clock tree, phase-locked loop (PLL), digital signal
processing (DSP), embedded memory, configuration, and JTAG specifications for
Arria II GX and GZ devices.
Clock Tree Specifications
Table 1–42 lists the clock tree specifications for Arria II GX devices.
Table 1–43 lists the clock tree specifications for Arria II GZ devices.
PLL Specifications
Table 1–44 lists the PLL specifications for Arria II GX devices.
Table 1–42. Clock Tree Performance for Arria II GX Devices
Clock Network
Performance
Unit
I3, C4
C5,I5
C6
GCLK and RCLK
500
400
MHz
PCLK
420
350
280
MHz
Table 1–43. Clock Tree Performance for Arria II GZ Devices
Clock Network
Performance
Unit
–C3 and –I3
–C4 and –I4
GCLK and RCLK
700
500
MHz
PCLK
500
450
MHz
Table 1–44. PLL Specifications for Arria II GX Devices (Part 1 of 3)
Symbol
Description
Min
Typ
Max
Unit
fIN
Input clock frequency (from clock input pins residing in
right/top/bottom banks) (–4 Speed Grade)
5
—
670 (1)
MHz
Input clock frequency (from clock input pins residing in
right/top/bottom banks) (–5 Speed Grade)
5
—
622 (1)
MHz
Input clock frequency (from clock input pins residing in
right/top/bottom banks) (–6 Speed Grade)
5
—
500 (1)
MHz
fINPFD
Input frequency to the PFD
5
—
325
MHz
fVCO
PLL VCO operating Range (2)
600
—
1,400
MHz
fINDUTY
Input clock duty cycle
40
—
60
%
fEINDUTY
External feedback clock input duty cycle
40
—
60
%
tINCCJ (3),
Input clock cycle-to-cycle jitter (Frequency
100 MHz)
—
0.15
UI (p–p)
Input clock cycle-to-cycle jitter (Frequency
100 MHz)
—
±750
ps (p–p)
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PDF描述 |
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