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参数资料
| 型号： | EPM3512A |
| 厂商： | Altera Corporation |
| 英文描述： | Programmable Logic Device Family |
| 中文描述： | 可编程逻辑器件系列 |
| 文件页数： | 1/42页 |
| 文件大小： | 649K |
| 代理商： | EPM3512A |
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Altera Corporation
1
MAX 3000A
Programmable Logic
Device Family
December 2002, ver. 3.2
Data Sheet
DS-MAX3000A-3.2
Features...
■
High–performance, low–cost CMOS EEPROM–based programmable
logic devices (PLDs) built on a MAX
architecture (see
Table1
)
3.3-V in-system programmability (ISP) through the built–in
IEEE Std. 1149.1 Joint Test Action Group (JTAG) interface with
advanced pin-locking capability
–
ISP circuitry compliant with IEEE Std. 1532
Built–in boundary-scan test (BST) circuitry compliant with
IEEE Std. 1149.1-1990
Enhanced ISP features:
–
Enhanced ISP algorithm for faster programming
–
ISP_Done bit to ensure complete programming
–
Pull-up resistor on I/ O pins during in–system programming
High–density PLDs ranging from 600 to 10,000 usable gates
4.5–ns pin–to–pin logic delays with counter frequencies of up to
227.3MHz
MultiVolt
TM
I/ O interface enabling the device core to run at 3.3 V,
while I/ O pins are compatible with 5.0–V, 3.3–V, and 2.5–V logic
levels
Pin counts ranging from 44 to 256 in a variety of thin quad flat pack
(TQFP), plastic quad flat pack (PQFP), plastic J–lead chip carrier
(PLCC), and FineLine BGA
TM
packages
Hot–socketing support
Programmable interconnect array (PIA) continuous routing structure
for fast, predictable performance
■
■
■
■
■
■
■
■
■
Table 1. MAX 3000A Device Features
Feature
EPM3032A
EPM3064A
EPM3128A
EPM3256A
EPM3512A
Usable gates
Macrocells
Logic array blocks
Maximum user I/O
pins
t
PD
(ns)
t
SU
(ns)
t
CO1
(ns)
f
CNT
(MHz)
600
32
2
34
1,250
64
4
66
2,500
128
8
96
5,000
256
16
158
10,000
512
32
208
4.5
2.9
3.0
227.3
4.5
2.8
3.1
222.2
5.0
3.3
3.4
192.3
7.5
5.2
4.8
126.6
7.5
5.6
4.7
116.3
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