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参数资料
| 型号： | EVAL-AD5382EBZ |
| 厂商： | Analog Devices Inc |
| 文件页数： | 39/40页 |
| 文件大小： | 0K |
| 描述： | BOARD EVAL FOR AD5382 |
| 产品培训模块： | DAC Architectures |
| 标准包装： | 1 |
| DAC 的数量： | 32 |
| 位数： | 14 |
| 采样率（每秒）： | 125k |
| 数据接口： | DSP，I²C，MICROWIRE?，并行，QSPI?，SPI? |
| 设置时间： | 8µs |
| DAC 型： | 电压 |
| 工作温度： | -40°C ~ 85°C |
| 已供物品： | 板，CD |
| 已用 IC / 零件： | AD5382 |
| 其它名称： | Q4391457 |
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AD5382
Data Sheet
Rev. C | Page 8 of 40
TIMING CHARACTERISTICS
SPI-, QSPI-, MICROWIRE-, OR DSP-COMPATIBLE SERIAL INTERFACE
DVDD = 2.7 V to 5.5 V; AVDD = 4.5 V to 5.5 V or 2.7 V to 3.6 V; AGND = DGND = 0 V; all specifications TMIN to TMAX,
unless otherwise noted.
Table 5.
Limit at TMIN, TMAX
Unit
Description
t1
33
ns min
SCLK cycle time
t2
13
ns min
SCLK high time
t3
13
ns min
SCLK low time
t4
13
ns min
SYNC falling edge to SCLK falling edge setup time
t5 4
13
ns min
24th SCLK falling edge to SYNC falling edge
t6 4
33
ns min
Minimum SYNC low time
t7
10
ns min
Minimum SYNC high time
t7A
50
ns min
Minimum SYNC high time in readback mode
t8
5
ns min
Data setup time
t9
4.5
ns min
Data hold time
t104
30
ns max
24th SCLK falling edge to BUSY falling edge
t11
670
ns max
BUSY pulse width low (single channel update)
t12 4
20
ns min
24th SCLK falling edge to LDAC falling edge
t13
20
ns min
LDAC pulse width low
t14
2
s max
BUSY rising edge to DAC output response time
t15
0
ns min
BUSY rising edge to LDAC falling edge
t16
100
ns min
LDAC falling edge to DAC output response time
t17
2
s typ
DAC output settling time
t18
20
ns min
CLR pulse width low
t19
40
s max
CLR pulse activation time
t205
20
ns max
SCLK rising edge to SDO valid
t215
5
ns min
SCLK falling edge to SYNC rising edge
t225
8
ns min
SYNC rising edge to SCLK rising edge
t23
20
ns min
SYNC rising edge to LDAC falling edge
1
Guaranteed by design and characterization, not production tested.
2
All input signals are specified with tr = tf = 5 ns (10% to 90% of VCC) and are timed from a voltage level of 1.2 V.
3
4
Standalone mode only.
5
Daisy-chain mode only.
CL
50pF
TO OUTPUT PIN
VOH (MIN) OR
VOL (MAX)
200
A
200
A
IOL
IOH
03733
-0
02
Figure 2. Load Circuit for SDO Timing Diagram
(Serial Interface, Daisy-Chain Mode)
相关PDF资料 |
PDF描述 |
|---|---|
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| EVAL-AD5621EBZ | BOARD EVALUATION FOR AD5621 |
相关代理商/技术参数 |
参数描述 |
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