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参数资料
| 型号： | EVAL-ADV7173EBZ |
| 厂商： | Analog Devices Inc |
| 文件页数： | 28/60页 |
| 文件大小： | 0K |
| 描述： | BOARD EVALUATION FOR ADV7173 |
| 标准包装： | 1 |
| 系列： | Advantiv® |
| 主要目的： | 视频，视频处理 |
| 嵌入式： | 否 |
| 已用 IC / 零件： | ADV7173 |
| 主要属性： | NTSC/PAL 数字视频编码器 |
| 次要属性： | I²C 接口 |
| 已供物品： | 板 |
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REV. B
ADV7172/ADV7173
–34–
TIMING REGISTER 0 (TR07–TR00)
(Address (SR4–SR0) = 0AH)
Figure 52 shows the various operations under the control of
Timing Register 0. This register can be read from as well as
written to.
TR0 BIT DESCRIPTION
Master/Slave Control (TR00)
This bit controls whether the ADV7172/ADV7173 is in master
or slave mode.
Timing Mode Selection (TR02–TR01)
These bits control the timing mode of the ADV7172/ADV7173.
These modes are described in more detail in the Timing and
Control section of the data sheet.
BLANK Input Control (TR03)
This bit controls whether the
BLANK input is used when the
part is in slave mode or whether
BLANK is internally generated.
Luma Delay (TR05–TR04)
These bits control the addition of a delay to the luminance with
respect to the chrominance. Each bit represents a delay of 74 ns.
Min Luma Value (TR06)
The bit is used to control the minimum luma value output by
the ADV7172/ADV7173. When this bit is set to (“1”), the luma
is limited to 7.5 IRE below the blank level. When this bit is set
to (“0”), the luma value can be as low as the sync bottom level.
Timing Register Reset (TR07)
Toggling TR07 from low to high and low again resets the inter-
nal timing counters. This bit should be toggled after power-up,
reset or changed to a new timing mode.
TR01
TR00
TR07
TR02
TR03
TR05
TR06
TR04
TIMING
REGISTER RESET
TR07
BLANK INPUT
CONTROL
0
ENABLE
1
DISABLE
TR03
MASTER/SLAVE
CONTROL
0
SLAVE TIMING
1
MASTER TIMING
TR00
LUMA DELAY
0
0ns DELAY
0
1
74ns DELAY
1
0
148ns DELAY
1
222ns DELAY
TR05 TR04
TIMING MODE
SELECTION
0
MODE 0
0
1
MODE 1
1
0
MODE 2
1
MODE 3
TR02 TR01
MIN LUMA VALUE
0
LUMA MIN =
SYNC BOTTOM
1
LUMA MIN =
BLANK –7.5 IRE
TR06
Figure 52. Timing Register 0
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PDF描述 |
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相关代理商/技术参数 |
参数描述 |
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