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参数资料
| 型号： | HW-SPAR3ADDR2-DK-UNI-G |
| 厂商： | Xilinx Inc |
| 文件页数： | 74/140页 |
| 文件大小： | 0K |
| 描述： | KIT DEV SPARTAN 3A DDR2 SDRAM |
| 产品变化通告： | Adapter Replacement 23/May/2008 Development Systems Discontinuation 12/Jan/2009 |
| 标准包装： | 1 |
| 系列： | Spartan®-3A |
| 主要目的： | 存储器，DDR2 |
| 嵌入式： | 是，FPGA / CPLD |
| 已用 IC / 零件： | XC3S700A |
| 主要属性： | DDR2 接口 |
| 次要属性： | 图形用户界面 |
| 已供物品： | 板，线缆，CD，电源 |
| 其它名称： | 122-1575 |
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Chapter 9: Analog Capture Circuit
Table 9-2:
Programmable Gain Settings for Pre-Amplifier (Continued)
R
Gain
A3
B3
A2
B2
A1
B1
A0
B0
Input Voltage Range
Minimum Maximum
-5
-10
-20
-50
-100
0
0
0
0
0
0
1
1
1
1
1
0
0
1
1
1
0
1
0
1
1.4
1.525
1.5875
1.625
1.6375
1.9
1.775
1.7125
1.675
1.6625
SPI Control Interface
Figure 9-3 highlights the SPI-based communications interface with the amplifier. The gain
for each amplifier is sent as an eight-bit command word, consisting of two four-bit fields.
The most-significant bit, B3, is sent first.
AMP_DOUT
0
Slave: LTC2624-1
7
SPI_MOSI
A 0 A 1 A 2 A 3 B 0 B 1 B 2 B 3
FPGA
AMP_CS
Master
SPI_SCK
A Gain
B Gain
UG334_c9_03_052407
Figure 9-3:
SPI Serial Interface to Amplifier
The AMP_DOUT output from the amplifier echoes the previous gain settings. These
values can be ignored for most applications.
The SPI bus transaction starts when the FPGA asserts AMP_CS Low (see Figure 9-4 ). The
amplifier captures serial data on SPI_MOSI on the rising edge of the SPI_SCK clock signal.
The amplifier presents serial data on AMP_DOUT on the falling edge of SPI_SCK.
AMP_CS
SPI_SCK
30
30
50
50
SPI_MOSI
7
6
5
4
3
2
(from FPGA)
85 max
AMP_DOUT
Previous 7
6
5
4
3
2
(from AMP)
All timing is minimum in nanoseconds unless otherwise noted.
UG230_c10_04_022306
Figure 9-4: SPI Timing When Communicating with Amplifier
The amplifier interface is relatively slow, supporting only about a 10 MHz clock frequency.
74
www.xilinx.com Spartan-3A/3AN FPGA Starter Kit Board User Guide
UG334 (v1.1) June 19, 2008
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PDF描述 |
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参数描述 |
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