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参数资料
| 型号： | HW-V4-ML410-UNI-G |
| 厂商： | Xilinx Inc |
| 文件页数： | 28/101页 |
| 文件大小： | 0K |
| 描述： | EVALUATION PLATFORM VIRTEX-4 |
| 产品变化通告： | Adapter Replacement 23/May/2008 Development System Discontinuation 27/Aug/2012 |
| 标准包装： | 1 |
| 系列： | Virtex®-4 |
| 类型： | FPGA |
| 适用于相关产品： | XC4VFX60-11FFG1152 |
| 所含物品： | 开发平台，小型闪存卡，DDR2 DIMM，LCD 显示器和电源 |
| 配用： | HW-PCIE-SMA-G-ND - MODULE CONV PCIE-SMA HW-MLX10-RACK-G-ND - CHASSIS 1U RACK MOUNT 19" |
| 相关产品： | XC4VFX60-11FFG672I-ND - IC FPGA VIRTEX-4 FX 60K 672-FBGA XC4VFX60-11FFG672C-ND - IC FPGA VIRTEX-4 FX 60K 672-FBGA XC4VFX60-11FFG1152I-ND - IC FPGA VIRTEX-4 FX 60K 1152FBGA XC4VFX60-11FFG1152C-ND - IC FPGA VIRTEX-4 FX 60K 1152FBGA XC4VFX60-10FFG672I-ND - IC FPGA VIRTEX-4 FX 60K 672-FBGA XC4VFX60-10FFG672C-ND - IC FPGA VIRTEX-4 FX 60K 672-FBGA XC4VFX60-10FFG1152I-ND - IC FPGA VIRTEX-4 FX 60K 1152FBGA XC4VFX60-10FFG1152C-ND - IC FPGA VIRTEX-4 FX 60K 1152FBGA |
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Chapter 2: ML410 Embedded Development Platform
R
Table 2-3:
Clock Connections
Schematic Net Name
USER_CLKSYS
Clock
Source
X6
FPGA Pin (U37)
J16
Description
100 MHz socketed user clock
oscillator (2.5V).
USER_CLK2
X10
L15
Socket for user-supplied clock
oscillator (3.3V) (1) .
USER_SMA_CLK_N
J36
AG18
100 Ω differential SMA
connections that can be used as a
differential pair clock.
USER_SMA_CLK_P
J17
AF18
100 Ω differential SMA
connections that can be used as a
differential pair clock. J17 can be
used single ended at 50 Ω .
PM_CLK_TOP
PM1.F9
K16
Personality module clock (top)
(2.5V) (1) .
PM_CLK_BOT
PM2.F10
AD21
Personality module clock
(bottom) (2.5V) (1) .
LVDS_CLKEXT_P
PM1.F12
J1
LVDS pair (2.5V) (1) (2) .
Frequency is user-defined.
LVDS_CLKEXT_N
PM1.F11
K1
LVDS pair (2.5V) (1) (2) .
Frequency is user-defined.
SMA or onboard 250 MHz clock
SGMIICLK_Q0
(Selectable)
M34
source selectable through
SW6 (2) .
SMA or onboard 250 MHz clock
SGMIICLK_NQ0
(Selectable)
N34
source selectable through
SW6 (2) .
SMA or onboard 250 MHz clock
MGTCLK_P_110
(Selectable)
AP3
source selectable through
SW6 (2) .
SMA or onboard 250 MHz clock
MGTCLK_N_110
(Selectable)
AP4
source selectable through
SW6 (2) .
SATACLK_Q0
SATACLK_NQ0
(Selectable)
(Selectable)
AP29
AP28
300 MHz Serial ATA clock (2) .
300 MHz Serial ATA clock (2) .
Notes:
2. These clocks are differential pairs through the RocketIO transceivers and are not available on ML410-P
28
ML410 Embedded Development Platform
UG085 (v1.7.2) December 11, 2008
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PDF描述 |
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相关代理商/技术参数 |
参数描述 |
|---|---|
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