参数资料
型号: HW-V4-ML410-UNI-G
厂商: Xilinx Inc
文件页数: 40/101页
文件大小: 0K
描述: EVALUATION PLATFORM VIRTEX-4
产品变化通告: Adapter Replacement 23/May/2008
Development System Discontinuation 27/Aug/2012
标准包装: 1
系列: Virtex®-4
类型: FPGA
适用于相关产品: XC4VFX60-11FFG1152
所含物品: 开发平台,小型闪存卡,DDR2 DIMM,LCD 显示器和电源
配用: HW-PCIE-SMA-G-ND - MODULE CONV PCIE-SMA
HW-MLX10-RACK-G-ND - CHASSIS 1U RACK MOUNT 19"
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Chapter 2: ML410 Embedded Development Platform
Table 2-8 shows the MII/RGMII interface for PHY0.
R
Table 2-8:
PHY0 MII/RGMII Interface
Signal Name
PHY_TXCLK
PHY_RXC_RXCLK
PHY_GTXCLK
PHY_TXD3
PHY_TXD2
PHY_TXD1
PHY_TXD0
PHY_TXER
PHY_TXCTL_TXEN (1)
PHY_RXD3
PHY_RXD2
PHY_RXD1
PHY_RXD0
PHY_RXER
PHY_RXCTL_RXDV (2)
PHY_INT
PHY_RESET
PHY_MDIO
PHY_MDC
FPGA Pin
(U37)
J14
K19
J19
K9
K11
K12
K13
L14
L11
J9
J10
J11
J12
H18
H12
M11
M12
L13
M13
MII
x
x
x
x
x
x
x
x
x
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x
x
x
x
RGMII
x
x
x
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x
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x
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x
x
x
Description
MII transmit clock
Receive clock
RGMII transmit clock
Transmit data bits
Transmit controls
Receive data bits
Receive control signals
PHY0 interrupt
PHY0 reset
PHY0 management data
input/output
PHY0 management data
clock
Notes:
1. PHY_TXCTL_TXEN is a dual-purpose pin. In MII mode, it is TXEN. In RGMII mode, it is TXCTL.
2. PHY_RXCTL_RXDV is a dual-purpose pin. In MII mode, it is RXDV. In RGMII mode, it is RXCTL.
40
ML410 Embedded Development Platform
UG085 (v1.7.2) December 11, 2008
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