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参数资料
| 型号： | HW-V4-ML410-UNI-G |
| 厂商： | Xilinx Inc |
| 文件页数： | 89/101页 |
| 文件大小： | 0K |
| 描述： | EVALUATION PLATFORM VIRTEX-4 |
| 产品变化通告： | Adapter Replacement 23/May/2008 Development System Discontinuation 27/Aug/2012 |
| 标准包装： | 1 |
| 系列： | Virtex®-4 |
| 类型： | FPGA |
| 适用于相关产品： | XC4VFX60-11FFG1152 |
| 所含物品： | 开发平台，小型闪存卡，DDR2 DIMM，LCD 显示器和电源 |
| 配用： | HW-PCIE-SMA-G-ND - MODULE CONV PCIE-SMA HW-MLX10-RACK-G-ND - CHASSIS 1U RACK MOUNT 19" |
| 相关产品： | XC4VFX60-11FFG672I-ND - IC FPGA VIRTEX-4 FX 60K 672-FBGA XC4VFX60-11FFG672C-ND - IC FPGA VIRTEX-4 FX 60K 672-FBGA XC4VFX60-11FFG1152I-ND - IC FPGA VIRTEX-4 FX 60K 1152FBGA XC4VFX60-11FFG1152C-ND - IC FPGA VIRTEX-4 FX 60K 1152FBGA XC4VFX60-10FFG672I-ND - IC FPGA VIRTEX-4 FX 60K 672-FBGA XC4VFX60-10FFG672C-ND - IC FPGA VIRTEX-4 FX 60K 672-FBGA XC4VFX60-10FFG1152I-ND - IC FPGA VIRTEX-4 FX 60K 1152FBGA XC4VFX60-10FFG1152C-ND - IC FPGA VIRTEX-4 FX 60K 1152FBGA |
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R
High-Speed I/O
PM User I/O Pins
PM1 User I/O
The PM1 connector makes the MGT signals from the eight RocketIO transceivers available
to the user, along with LVDS pairs and single-ended signals. Table 2-48 shows the pinout
for the PM1 connector.
Table 2-48:
PM1 Pinout
PM1 Pin
FPGA
Pin (U37)
Pin Description
ML410 Schematic FPGA Bank
Net V CCO
Pin Function
A1
A2
A3
A4
A5
A6
A7
A8
A9
A10
A11
A12
A13
A14
A15
A16
A17
A18
A19
A20
C1
C2
C3
C4
C5
C6
C7
AL9
AK9
AD14
AC13
AA8
AA9
Y6
AA6
AL3
AM3
AK14
AL14
F1
G1
AL1
AM1
U1
V1
AP11
AP12
AB11
AA11
AC3
AC4
Y9
W9
AG7
IO_L10P_8
IO_L10N_8
IO_L7P_8
IO_L7N_8
IO_L13N_12
IO_L13P_12
IO_L10N_12
IO_L10P_12
IO_L26N_12
IO_L26P_12
IO_L31P_8
IO_L31N_8
RXPPADB_113
RXNPADB_113
RXPPADB_110
RXNPADB_110
TXPPADB_112
TXNPADB_112
TXPPADB_109
TXNPADB_109
IO_L1P_8
IO_L1N_8
IO_L14N_12
IO_L14P_12
IO_L12N_VREF_12
IO_L12P_12
IO_L27N_12
PM_IO_94
PM_IO_95
PM_IO_86
PM_IO_87
PM_IO_3V_25
PM_IO_3V_18
PM_IO_3V_7
PM_IO_3V_22
PM_IO_3V_9
PM_IO_3V_13
PM_IO_82
PM_IO_83
RXPPADB_110
RXNPADB_110
RXPPADB_110
RXNPADB_110
TXPPADB_112
TXNPADB_112
TXPPADB_109
TXNPADB_109
PM_IO_90
PM_IO_91
PM_IO_3V_16
PM_IO_3V_12
PM_IO_3V_1
PM_IO_3V_3
PM_IO_3V_17
2.5V
2.5V
2.5V
2.5V
3V
3V
3V
3V
3V
3V
2.5V
2.5V
2.5V
2.5V
3V
3V
3V
3V
3V
Single-ended 50 Ω impedance
Single-ended 50 Ω impedance
Single-ended 50 Ω impedance
Single-ended 50 Ω impedance
Single-ended 50 Ω impedance
Single-ended 50 Ω impedance
Single-ended 50 Ω impedance
Single-ended 50 Ω impedance
Single-ended 50 Ω impedance
Single-ended 50 Ω impedance
LVDS pair 100 Ω differential
impedance; can also be used as
single-ended
MGT RX pair received by host
FPGA
MGT RX pair received by host
FPGA
MGT TX pair driven by host
FPGA
MGT TX pair driven by host
FPGA
Single-ended 50 Ω impedance
Single-ended 50 Ω impedance
Single-ended 50 Ω impedance
Single-ended 50 Ω impedance
Single-ended 50 Ω impedance
Single-ended 50 Ω impedance
Single-ended 50 Ω impedance
ML410 Embedded Development Platform
UG085 (v1.7.2) December 11, 2008
89
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PDF描述 |
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参数描述 |
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