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参数资料
| 型号： | HW-V5-ML501-UNI-G |
| 厂商： | Xilinx Inc |
| 文件页数： | 39/42页 |
| 文件大小： | 0K |
| 描述： | EVALUATION PLATFORM VIRTEX-5 |
| 产品变化通告： | Adapter Replacement 23/May/2008 |
| 设计资源： | ML501 Ref Design User Guide ML501 Schematics |
| 标准包装： | 1 |
| 系列： | Virtex®-5 LX |
| 类型： | FPGA |
| 适用于相关产品： | XC5VLX50FFG676 |
| 所含物品： | ML501 平台、DVI 适配器和 CompactFlash 卡 |
| 相关产品： | XC5VLX50T-3FFG665C-ND - IC FPGA VIRTEX-5 50K 665FCBGA XC5VLX50T-3FFG1136C-ND - IC FPGA VIRTEX-5 50K 1136FBGA XC5VLX50T-3FF665C-ND - IC FPGA VIRTEX-5 50K 665FCBGA XC5VLX50T-3FF1136C-ND - IC FPGA VIRTEX-5 50K 1136FBGA XC5VLX50T-2FFG665I-ND - IC FPGA VIRTEX-5 50K 665FCBGA XC5VLX50T-2FFG665C-ND - IC FPGA VIRTEX-5 50K 665FCBGA XC5VLX50T-2FFG1136I-ND - IC FPGA VIRTEX-5 50K 1136FBGA XC5VLX50T-2FFG1136C-ND - IC FPGA VIRTEX-5 50K 1136FBGA XC5VLX50T-2FF665I-ND - IC FPGA VIRTEX-5 50K 665FCBGA XC5VLX50T-2FF665C-ND - IC FPGA VIRTEX-5 50K 665FCBGA 更多... |
| 其它名称： | 122-1508 |
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R
Appendix A
Programming the IDT Clock Chip
Overview
ML50 x evaluation boards feature an Integrated Device Technology (IDT) 3.3V EEPROM
Programmable Clock Generator that is pre-programmed at the factory. In the event the
chip programming is changed, the instructions in this appendix show how to return the
clock chip to its factory default settings using the following equipment:
?
?
Xilinx download cable
JTAG flying wires
Downloading to the ML50 x Board
1.
Connect a Xilinx download cable to the board using flying leads connected to jumper
J3 ( Figure A-1 ).
CLK Prog
J3
1
TM S
TDI
TDO
TCK
GND
3.3V
UG226_ a pdx_ a _01_031207
Figure A-1:
J3 IDT5V9885 JTAG Connector
2.
3.
4.
5.
6.
7.
Set a jumper across J14 to enable JTAG programming of the IDT clock chip.
Click Start → iMPACT .
Click Boundary Scan.
Right-click Add Xilinx Device…
Note: The ML50X_clock_setup.svf file is available on the ML50 x product page.
Right-click on the device and select Execute XSVF/SVF .
ML501 Evaluation Platform
UG226 (v1.4) August 24, 2009
39
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