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参数资料
| 型号： | HW-V5GBE-DK-UNI-G-PROMO2 |
| 厂商： | Xilinx Inc |
| 文件页数： | 37/91页 |
| 文件大小： | 0K |
| 描述： | KIT DEV V5 LXT GIGABIT ETHERNET |
| 产品变化通告： | Product Notice_Dev Systems Product |
| 标准包装： | 1 |
| 系列： | Virtex® |
| 类型： | 开发套件 |
| 适用于相关产品： | XC5VLX50T |
| 所含物品： | 板和软件 |
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Virtex-5 FPGA Data Sheet: DC and Switching Characteristics
DS202 (v5.3) May 5, 2010
Product Specification
42
Input Serializer/Deserializer Switching Characteristics
Table 62: ISERDES Switching Characteristics
Symbol
Description
Speed Grade
Units
-3
-2
-1
Setup/Hold for Control Lines
TISCCK_BITSLIP/ TISCKC_BITSLIP
BITSLIP pin Setup/Hold with respect to CLKDIV
0.10
0.00
0.11
0.00
0.12
0.00
ns
TISCCK_CE / TISCKC_CE(2)
CE pin Setup/Hold with respect to CLK (for CE1)
0.43
–0.24
0.49
–0.24
0.59
–0.24
ns
TISCCK_CE2 / TISCKC_CE2(2)
CE pin Setup/Hold with respect to CLKDIV (for CE2)
0.03
0.11
0.04
0.13
0.06
0.15
ns
Setup/Hold for Data Lines
TISDCK_D /TISCKD_D
D pin Setup/Hold with respect to CLK
0.34
–0.12
0.37
–0.12
0.39
–0.12
ns
TISDCK_DDLY /TISCKD_DDLY
DDLY pin Setup/Hold with respect to CLK (using
IODELAY)
0.31
–0.09
0.33
–0.09
0.36
–0.08
ns
TISDCK_DDR /TISCKD_DDR
D pin Setup/Hold with respect to CLK at DDR mode
0.34
–0.12
0.37
–0.12
0.39
–0.12
ns
TISDCK_DDLY_DDR
TISCKD_DDLY_DDR
D pin Setup/Hold with respect to CLK at DDR mode
(using IODELAY)
0.31
–0.09
0.33
–0.09
0.36
–0.08
ns
Sequential Delays
TISCKO_Q
CLKDIV to out at Q pin
0.46
0.51
0.60
ns
Propagation Delays
TISDO_DO
D input to DO output pin
0.20
0.22
0.26
ns
Notes:
1.
Recorded at 0 tap value.
2.
TISCCK_CE2 and TISCKC_CE2 are reported as TISCCK_CE/TISCKC_CE in TRACE report.
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PDF描述 |
|---|---|
| RBC12DCMI-S288 | CONN EDGECARD 24POS .100 EXTEND |
| AMC06DRXH | CONN EDGECARD 12POS .100 DIP SLD |
| GCC17DCST-S288 | CONN EDGECARD 34POS .100 EXTEND |
| VI-B0M-EX-S | CONVERTER MOD DC/DC 10V 75W |
| ISC1812BN1R2K | INDUCTOR WW 1.2UH 10% 1812 |
相关代理商/技术参数 |
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