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参数资料
| 型号： | HY57V281620A |
| 英文描述： | 4 Banks x 2M x 16Bit Synchronous DRAM(4组x 2M x 16位同步动态RAM) |
| 中文描述： | 4银行x 2米× 16位同步DRAM（4组× 2米× 16位同步动态RAM）的 |
| 文件页数： | 7/13页 |
| 文件大小： | 111K |
| 代理商： | HY57V281620A |
HY57V281620A
Rev. 1.0/Dec.99
7
AC CHARACTERISTICS I
(AC operating conditions unless otherwise noted)
Note :
1.Assume tR / tF (input rise and fall time ) is 1ns
If tR & tF > 1ns, then [(tR+tF)/2-1]ns should be added to the parameter
2.Access times to be measured with input signals of 1v/ns edge rate, from 0.8v to 2.0v
If tR > 1ns, then (tR/2-0.5)ns should be added to the parameter
Parameter
Symbol
-6
-K
-H
-8
-P
-S
-10
Unit
Note
Min
Max
Min
Max
Min
Max
Min
Max
Min
Max
Min
Max
Min
Max
System Clock
Cycle Time
CAS Latency = 3
tCK3
6
1000
7.5
1000
7.5
1000
8
1000
10
1000
10
1000
10
1000
ns
CAS Latency = 2
tCK2
7.5
7.5
10
10
10
12
12
ns
Clock High Pulse Width
tCHW
2.5
-
2.5
-
2.5
-
3
-
3
-
3
-
3
-
ns
1
Clock Low Pulse Width
tCLW
2.5
-
2.5
-
2.5
-
3
-
3
-
3
-
3
-
ns
1
Access Time
From Clock
CAS Latency = 3
tAC3
-
5.4
-
5.4
-
5.4
-
6
-
6
-
6
-
8
ns
2
CAS Latency = 2
tAC2
-
5.4
-
5.4
-
6
-
6
-
6
-
6
-
8
ns
Data-Out Hold Time
tOH
2.7
-
2.7
-
2.7
-
3
-
3
-
3
-
3
-
ns
Data-Input Setup Time
tDS
1.5
-
1.5
-
1.5
-
2
-
2
-
2
-
2.5
-
ns
1
Data-Input Hold Time
tDH
0.8
-
0.8
-
0.8
-
1
-
1
-
1
-
1.5
-
ns
1
Address Setup Time
tAS
1.5
-
1.5
-
1.5
-
2
-
2
-
2
-
2.5
-
ns
1
Address Hold Time
tAH
0.8
-
0.8
-
0.8
-
1
-
1
-
1
-
1.5
-
ns
1
CKE Setup Time
tCKS
1.5
-
1.5
-
1.5
-
2
-
2
-
2
-
2.5
-
ns
1
CKE Hold Time
tCKH
0.8
-
0.8
-
0.8
-
1
-
1
-
1
-
1.5
-
ns
1
Command Setup Time
tCS
1.5
-
1.5
-
1.5
-
2
-
2
-
2
-
2.5
-
ns
1
Command Hold Time
tCH
0.8
-
0.8
-
0.8
-
1
-
1
-
1
-
1.5
-
ns
1
CLK to Data Output in Low-Z Time
tOLZ
1
-
1
-
1
-
1
-
1
-
1
-
1
-
ns
CLK to Data
Output in High-Z
Time
CAS Latency = 3
tOHZ3
2.7
5.4
2.7
5.4
2.7
5.4
3
6
3
6
3
6
3
8
ns
CAS Latency = 2
tOHZ2
2.7
5.4
2.7
5.4
3
6
3
6
3
6
3
6
3
8
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