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参数资料
| 型号： | HYS72D64020GR-7-X |
| 厂商： | INFINEON TECHNOLOGIES AG |
| 元件分类： | DRAM |
| 英文描述： | 64M X 72 DDR DRAM MODULE, 0.75 ns, DMA184 |
| 封装： | DIMM-184 |
| 文件页数： | 21/23页 |
| 文件大小： | 277K |
| 代理商： | HYS72D64020GR-7-X |
HYS 72Dxx0x0GR
Registered DDR-I SDRAM-Modules
INFINEON Technologies
7
2.01
Block Diagram: One Bank 64M
× 72 DDR-I SDRAM DIMM Modules
HYS 72D64000GR Using x4 Organized SDRAMs on Raw Card Version B
RS0A
DQS4
DQS6
DQS2
DQ0
DQ1
DQ2
DQ3
DQ8
DQ9
DQ10
DQ11
DQ16
DQ17
DQ18
DQ19
DQ24
DQ25
DQ26
DQ27
DQ32
DQ33
DQ34
DQ35
DQ40
DQ41
DQ42
DQ43
DQ56
DQ57
DQ58
DQ59
DQS
D0
DQS
DQS0
D1
D2
D3
D4
D5
D7
DQ48
DQ49
DQ50
DQ51
DQS
D6
DQ4
DQ5
DQ6
DQ7
DQ12
DQ13
DQ14
DQ15
DQ20
DQ21
DQ22
DQ23
DQ28
DQ29
DQ30
DQ31
DQ36
DQ37
DQ38
DQ39
DQ44
DQ45
DQ46
DQ47
DQ60
DQ61
DQ62
DQ63
DQS
D9
DQS
I/O 0
I/O 1
I/O 2
I/O 3
DQS
I/O 0
I/O 1
I/O 2
I/O 3
DQS
I/O 0
I/O 1
I/O 2
I/O 3
DQS
I/O 0
I/O 1
I/O 2
I/O 3
DQS
I/O 0
I/O 1
I/O 2
I/O 3
DQS
I/O 0
I/O 1
I/O 2
I/O 3
DM0/DQS9
D10
D11
D12
D13
D14
D16
DQ52
DQ53
DQ54
DQ55
DQS
I/O 0
I/O 1
I/O 2
I/O 3
D15
CB0
CB1
CB2
CB3
DQS
D8
CB4
CB5
CB6
CB7
DQS
I/O 0
I/O 1
I/O 2
I/O 3
D17
CS
VSS
DQS1
DQS3
DQS8
DM
DQS5
DQS7
DM6/DQS15
DM5/DQS14
DM4/DQS13
DM1/DQS10
DM2/DQS11
DM3/DQS12
DM7/DQS16
DM8/DQS17
RS0B
CK0, CK 0 --------- PLL*
* Wire per Clock Loading Table/Wiring Diagrams
BA0-BA1
RBA0-RBA1 -> BA0-BA1: SDRAMs D0-D17
A0-A12
RA0-RA12 -> A0-A12: SDRAMs D0 - D17
RAS
RRAS -> RAS : SDRAMs D0 - D17
CS0
CAS
RCAS -> CAS : SDRAMs D0 - D17
CKE0
RCKE0A -> CKE: SDRAMs D0 - D8
WE
RWE -> WE : SDRAMs D0 - D17
R
E
G
I
S
T
E
R
RCKEB -> CKE: SDRAMs D9 - D17
PCK
RESET
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
A0
Serial PD
A1
A2
SA0 SA1 SA2
SCL
SDA
WP
Notes:
1. DQ-to-I/O wiring may be changed within a byte.
2. DQ/DQS/DM/CKE/S relationships must be
maintained as shown.
3. DQ, DQS, Adress and control resistors: 22 Ohms.
4. VDDID strap connections
STRAP OUT (OPEN): VDD = VDDQ
5. SDRAM placement alternates between the back
and front of the DIMM.
VDD,
V SS
VDDQ
VREF
V DDID
Strap: see Note 4
VDDSPD
EEPROM
D0 - D17
RS0 -> S0 : SDRAMs D0-D17
相关PDF资料 |
PDF描述 |
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| HYS72D64020GR-7.5-X | 64M X 72 DDR DRAM MODULE, 0.75 ns, DMA184 |
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| HZ20-1 | 19.25 V, 0.5 W, SILICON, UNIDIRECTIONAL VOLTAGE REGULATOR DIODE, DO-35 |
| HZ6B1L | 5.65 V, 0.4 W, SILICON, UNIDIRECTIONAL VOLTAGE REGULATOR DIODE, DO-35 |
相关代理商/技术参数 |
参数描述 |
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| HYS72D64020GU-7-B | 制造商:INFINEON 制造商全称:Infineon Technologies AG 功能描述:184-Pin Unbuffered Dual-In-Line Memory Modules |
| HYS72D64020GU-7F-B | 制造商:INFINEON 制造商全称:Infineon Technologies AG 功能描述:184-Pin Unbuffered Dual-In-Line Memory Modules |
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