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参数资料
| 型号： | ICS1893BKLF |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 83/133页 |
| 文件大小： | 0K |
| 描述： | PHYCEIVER LOW PWR 3.3V 56-VQFN |
| 标准包装： | 260 |
| 系列： | PHYceiver™ |
| 类型： | PHY 收发器 |
| 规程： | MII |
| 电源电压： | 3.14 V ~ 3.47 V |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 56-VFQFN 裸露焊盘 |
| 供应商设备封装： | 56-VFQFP-EP（8x8） |
| 包装： | 管件 |
| 其它名称： | 1893BKLF 800-1019 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页当前第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页
Chapter 7 Management Register Set
ICS1893BF, Rev. F, 5/13/10
May, 2010
53
ICS1893BF Data Sheet Rev. F - Release
Copyright 2009, IDT, Inc.
All rights reserved.
7.2 Register 0: Control Register
Table 7-5 lists the bits for the Control Register, a 16-bit register used to establish the basic operating modes
of the ICS1893BF.
The Control Register is accessible through the MII Management Interface.
Its operation is independent of the MAC Interface configuration.
It is fully compliant with the ISO/IEC Control Register definition.
Note: For an explanation of acronyms used in Table 7-5, see Chapter 1, “Abbreviations and Acronyms”.
Whenever the PHY address of Table 7-16:
Is equal to 00000 (binary), the Isolate bit 0.10 is logic one.
Is not equal to 00000, the Isolate bit 0.10 is logic zero.
As per the IEEE Std 802.3u, during any write operation to any bit in this register, the STA must write the default value
to all Reserved bits.
7.2.1 Reset (bit 0.15)
This bit controls the software reset function. Setting this bit to logic one initiates an ICS1893BF software
reset during which all Management Registers are set to their default values and all internal state machines
are set to their idle state. For a detailed description of the software reset process, see Section 4.1.2.3,
During reset, the ICS1893BF leaves bit 0.15 set to logic one and isolates all STA management register
accesses. However, the reset process is not complete until bit 0.15 (a Self-Clearing bit), is set to logic zero,
which indicates the reset process is terminated.
Table 7-5. Control Register (Register 0 [0x00]
Bit
Definition
When Bit = 0
When Bit = 1
Ac-
cess
SF
De-
fault
Hex
0.15
Reset
No effect
ICS1893BF enters Reset
mode
R/W
SC
0
3
0.14
Loopback enable
Disable Loopback mode
Enable Loopback mode
R/W
–
0
0.13
Data rate select
10 Mbps operation
100 Mbps operation
R/W
–
1
0.12
Auto-Negotiation enable
Disable Auto-Negotiation Enable Auto-Negotiation
R/W
–
1
0.11
Low-power mode
Normal power mode
Low-power mode
R/W
–
0
0/4
0.10
Isolate
No effect
Isolate ICS1893BF from
MII
R/W
–
0/1
0.9
Auto-Negotiation restart
No effect
Restart Auto-Negotiation
R/W
SC
0
0.8
Duplex mode
Half-duplex operation
Full-duplex operation
R/W
–
0
0.7
Collision test
No effect
Enable collision test
R/W
–
0
0.6
IEEE reserved
Always 0
N/A
RO
–
0
0.5
IEEE reserved
Always 0
N/A
RO
–
0
0.4
IEEE reserved
Always 0
N/A
RO
–
0
0.3
IEEE reserved
Always 0
N/A
RO
–
0
0.2
IEEE reserved
Always 0
N/A
RO
–
0
0.1
IEEE reserved
Always 0
N/A
RO
–
0
0.0
IEEE reserved
Always 0
N/A
RO
–
0
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