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参数资料
| 型号： | ICS2509GLF |
| 元件分类： | 时钟及定时 |
| 英文描述： | 2509 SERIES, PLL BASED CLOCK DRIVER, 9 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO24 |
| 封装： | 0.173 INCH, TSSOP-24 |
| 文件页数： | 2/7页 |
| 文件大小： | 200K |
| 代理商： | ICS2509GLF |
2
ICS2509
Advance Information
Pin Descriptions
Notes:
1.
Weak pull-down on all outputs
2.
Weak pull-ups on these inputs
PIN NUMBER
PIN NAME
TYPE
DESCRIPTION
1
AGND
PWR
Analog Ground
2, 10, 15
VCC
PWR
Power Supply (3.3V)
3
CLKA0
1
OUT
Buffered clock output, Bank A
4
CLKA1
1
OUT
Buffered clock output, Bank A
5
CLKA2
1
OUT
Buffered clock output, Bank A
6, 7, 18, 19
GND
PWR
Ground
8
CLKA3
1
OUT
Buffered clock output, Bank A
9
CLKA4
1
OUT
Buffered clock output, Bank A
11
OEA
2
IN
Output enable (has internal pull_up). When high, normal operation.
When low bank A clock outputs are disabled to a logic low state.
12
FBOUT
1
OUT
Feedback output
13
FBIN
IN
Feedback input
14
OEB
2
IN
Output enable (has internal pull_up). When high, normal operation.
When low bank B clock outputs are disabled to a logic low state.
16
CLKB3
1
OUT
Buffered clock output. Bank B
17
CLKB2
1
OUT
Buffered clock output. Bank B
20
CLKB1
1
OUT
Buffered clock output. Bank B
21
CLKB0
1
OUT
Buffered clock output. Bank B
22
VCC+AVCC
PWR
Power Supply (3.3V) analog and digital supply.
23
PLL_EN
IN
PLL enable, when High, PLL is in normal operation. Whan Low
PLL is bypassed and clock input CLKIN is buffered directly to the
device outputs.
24
CLKIN
IN
Clock input
相关PDF资料 |
PDF描述 |
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相关代理商/技术参数 |
参数描述 |
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