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参数资料
| 型号： | ICS2509GLF |
| 元件分类： | 时钟及定时 |
| 英文描述： | 2509 SERIES, PLL BASED CLOCK DRIVER, 9 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO24 |
| 封装： | 0.173 INCH, TSSOP-24 |
| 文件页数： | 5/7页 |
| 文件大小： | 200K |
| 代理商： | ICS2509GLF |
5
ICS2509
Advance Information
Symbol
Parameter
From(INPUT)
TO(OUTPUT)
Min.
Typ.
Max.
Min.
Typ.
Max.
Unit
Tpe
Phase error
60MHz<CLKIN
↑<125MHz FBIN↑
-200
200
ps
Tpe
3
Phase error-jitter
CLKIN
↑=100MHz
FBIN
↑
-150
150
0
ps
Tsk(0)
2
Output-Output Skew Any CLKOUT or FBOUT
Any CLKOUT or
FBOUT
-200
200
ps
Jitter(pk-pk)
CLKIN=66MHz to 100MHz
Any CLKOUT or
FBOUT
-80
80
ps
Jitter(cycle-cycle)
CLKIN=66MHz to 100MHz
Any CLKOUT or
FBOUT
TBD
ps
Tdty
Duty cycle
CLKIN>60MHz
Any CLKOUT or
FBOUT
45
55
%
Tr
Output rise time
(0.4V to 2V)
Any CLKOUT or
FBOUT
1.3
1.9
0.3
2.1
ns
Tf
Output fall time
(2V to 0.4V)
Any CLKOUT or
FBOUT
1.7
2.5
0.3
2.7
ns
Tpd
Propagation Delay
for Buffer Mode
PLL_EN=0,Vt=1.5v
CLKIN=66MHz to 100MHz
Any CLKOUT or
FBOUT
11
TBD
ns
Notes:
1. Guaranteed by design and characterization. Not subject to 100% test.
2. The Tsk specification is only valid for equal loading of all outputs.
3. Phase error does not include jitter. The total phase error is -230 ps to 230 ps for the 5% VCC range.
VCC=3.3V ±0.165V
VCC=3.3V ±0.3V
Switching characteristics over recommended ranges of supply voltage
and operating free-air temperature CL=30pF,RL=500ohms
1
Symbol
Parameter
Test Conditions
Min.
Typ.
Max.
Unit
Fclk
Input clock frequency
25
150
MHz
Input clock frequency
duty cycle
40
60
%
Stabilization time
After power up
1
ms
Timing requirements over recommended ranges of supply
voltage and operating free-air temperature
Note: Time required for the PLL circuit to obtain phase lock of its feedback signal to its reference signal.
In order for phase lock to be obtained, a fixed-frequency, fixed-phase reference signal must be present at
Until phase lock is obtained, the specifications for parameters given in the switching characteristics table are not
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PDF描述 |
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