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参数资料
| 型号： | ICS307G-03LF |
| 元件分类： | 时钟产生/分配 |
| 英文描述： | 270 MHz, OTHER CLOCK GENERATOR, PDSO16 |
| 封装： | 4.40 MM, 0.65 MM PITCH, ROHS COMPLIANT, MO-153, TSSOP-16 |
| 文件页数： | 1/12页 |
| 文件大小： | 344K |
| 代理商： | ICS307G-03LF |
ICS307-03
MDS 307-03 D
1
Revision 031406
Integrat ed Circuit Systems ● 5 25 Race Stre et, San Jo se, CA 9 5126 ● te l (40 8 ) 2 97-12 01 ● www.ics t.co m
SERIALLY PROGRAMMABLE CLOCK SOURCE
Description
The ICS307-03 is a dynamic, serially programmable
clock source which is flexible and takes up minimal
board space. Output frequencies are programmed via
a 3-wire SPI port.
An advanced PLL coupled to an array of configurable
output dividers and three outputs allows low-jitter
generation of frequencies from 200 Hz to 270 MHz.
The device can be reprogrammed during operation,
making it ideal for applications where many different
frequencies are required, or where the output
frequency must be determined at run time. Glitch-free
frequency transitions, where the clock period changes
slightly over many cycles, are possible.
Features
Crystal or clock reference input
3.3 V CMOS outputs
Three outputs can be individually configured or shut
off
Small 16-pin TSSOP package
Reprogrammable during operation
3-wire SPI serial interface
Glitch-free output frequency switching
User selectable charge pump current and damping
resistor
Power-down control via hardware pin or software
control bit
Programming word can be generated by ICS
VersaClock II Software
Directly programmable via VersaClock II Software
and a Windows PC parallel port
Available in Pb (lead) free package, RoHS 5/6
compliant
Industrial temperature range available
Block Diagram
REF Divide
1-2055
VCO DIVIDE
12-2055
Resistor
(Table 4)
Charge Pump
(Table 3)
(Table 2)
(Table 5)
CLK1
[Bit 110]
[Bit 123]
[Bit 124]
[Bit 129]
[Bit 111]
CLK2
CLK3
(Table 7)
Divider
2 - 8232
(Table 1)
X1
X2
[Bit 122]
Divider
2 - 34
Divider
2 - 34
(Table 6)
1
0
1
0
11pF
300
pF
CP
Programming
Register
(132 bits)
DIN
CS
SCLK
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PDF描述 |
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相关代理商/技术参数 |
参数描述 |
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