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参数资料
| 型号： | ICS307G-03LF |
| 元件分类： | 时钟产生/分配 |
| 英文描述： | 270 MHz, OTHER CLOCK GENERATOR, PDSO16 |
| 封装： | 4.40 MM, 0.65 MM PITCH, ROHS COMPLIANT, MO-153, TSSOP-16 |
| 文件页数： | 10/12页 |
| 文件大小： | 344K |
| 代理商： | ICS307G-03LF |
SERIALLY PROGRAMMABLE CLOCK SOURCE
MDS 307-03 D
7
Revision 031406
In te gr ated Circuit Systems ● 525 Ra ce Street, San Jose, CA 9512 6 ● tel (4 08) 297 -1 201 ● www.icst.com
ICS307-03
Table 8. Miscellaneous Control Bits
External Components
The ICS307-03 requires a minimum number of external components for proper operation.
Decoupling Capacitors
TheICS307-03 requires 0.01
F decoupling capacitors to be connected between each VDD pin and the Ground
Plane. The 0.01
F capacitors must be placed as close to the ICS307-03’s power pins as possible to minimize lead
inductance.
Output Termination
The ICS307-03 has advanced output pads that allows the device to achieve very high speed (270 MHz) operation
with single ended clock outputs. The clock outputs on the ICS307-03 are designed to be directly connected to a 50
Ohm transmission line without the need for any series resistors.
Crystal Selection
A parallel resonant, fundamental mode crystal with a load (correlation) capacitance of 12 C should be used. For
crystals with a specified load capacitance greater than 12, additional crystal capacitors may be connected from
each of the pins X1 and X2 to ground as shown in the Block Diagram on page 1. The value (in pF) of these crystal
caps should be = (CL-12)*2, where CL is the crystal load capacitance in pF and C is the capacitance value from
Table 4.
For a single ended clock input, connect it to X1 and leave X2 unconnected with no capacitors on either pin.
Bit
Function
24~88
Reserved—set to 0
110
OE1—set to 1 to enable CLK1
111
OE2—set to 1 to enable CLK2
112
1 = Normal Operation, 0 = power down feedback counter, charge pump and VCO
122
Crystal Input = 1, Clock Input = 0
123
Selects source for CLK2 (see block diagram)
124
Selects source for CLK3 (see block diagram)
125
Reserved—set to 0
126
Reserved—set to 0
129
OE3—set to 1 to enable CLK3
130
Reserved—set to 0
131
Reserved—set to 0
相关PDF资料 |
PDF描述 |
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相关代理商/技术参数 |
参数描述 |
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| ICS307GI-03LF | 功能描述:IC CLK SOURCE SRL PROGR 16-TSSOP RoHS:是 类别:集成电路 (IC) >> 时钟/计时 - 时钟发生器，PLL，频率合成器 系列:VersaClock™ II 标准包装:2,000 系列:- 类型:PLL 频率合成器 PLL:是 输入:晶体 输出:时钟 电路数:1 比率 - 输入:输出:1:1 差分 - 输入:输出:无/无 频率 - 最大:1GHz 除法器/乘法器:是/无 电源电压:4.5 V ~ 5.5 V 工作温度:-20°C ~ 85°C 安装类型:表面贴装 封装/外壳:16-LSSOP（0.175"，4.40mm 宽） 供应商设备封装:16-SSOP 包装:带卷 (TR) 其它名称:NJW1504V-TE1-NDNJW1504V-TE1TR |
| ICS307GI-03LFT | 功能描述:IC SRL PROGR CLK SOURCE 16-TSSOP RoHS:是 类别:集成电路 (IC) >> 时钟/计时 - 时钟发生器，PLL，频率合成器 系列:VersaClock™ II 标准包装:1,000 系列:- 类型:时钟/频率合成器，扇出分配 PLL:- 输入:- 输出:- 电路数:- 比率 - 输入:输出:- 差分 - 输入:输出:- 频率 - 最大:- 除法器/乘法器:- 电源电压:- 工作温度:- 安装类型:表面贴装 封装/外壳:56-VFQFN 裸露焊盘 供应商设备封装:56-VFQFP-EP（8x8） 包装:带卷 (TR) 其它名称:844S012AKI-01LFT |
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