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参数资料
| 型号： | ICS527R-04 |
| 厂商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分类： | 时钟及定时 |
| 英文描述： | 527 SERIES, PLL BASED CLOCK DRIVER, 1 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO28 |
| 封装： | 0.150 INCH, 0.025 INCH PITCH, MO-153, SSOP-28 |
| 文件页数： | 5/9页 |
| 文件大小： | 212K |
| 代理商： | ICS527R-04 |
ICS527-04
CLOCK SLICER USER CONFIGURABLE PECL INPUT ZDB
PECL ZDB AND MULTIPLIER/DIVIDER
IDT / ICS CLOCK SLICER USER CONFIGURABLE PECL INPUT ZDB
5
ICS527-04
REV E 092209
Multiple Output Example
FBPECL pair pins are connected to the Q1 outputs (chosen arbitrarily) of the ICS554. This aligns all the
outputs of the ICS554 with the 125 MHz input since the ICS527-04 aligns rising edges on the PECLIN and
FBPECL pins.
In this example, the resistor network needed for each PECLO output is represented by the
boxes.
125 MHz, PECLIN
50 MHz, PECLO
(Complementary outputs are not shown)
F6
FBPECL
F5
F4
GND
F3
PECLIN
F0
F1
F2
PECLO
GND
S1
VDD
R0
VDD
IRANGE
S0
R2
R1
R5
R6
R4
R3
FBPECL
RES
0.01 F
VDD
Q2
Q0
GND
Q1
GND
Q2
Q0
VDD
OE
NC
Q1
0.01 F
IC
S
55
4-
01A
IC
S
527-
04
The layout design above produces the waveforms shown below.
RN
50 MHz
125 MHz
RN
IN
Q3
RN
560
0.01 F
125 MHz
50 MHz = 125 MHz *
(FDW + 2)
(RDW + 2)
RN
相关PDF资料 |
PDF描述 |
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