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参数资料
| 型号： | ICS8430S07AKILFT |
| 厂商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分类： | 时钟产生/分配 |
| 英文描述： | 133.333 MHz, OTHER CLOCK GENERATOR, QCC32 |
| 封装： | 5 X 5 MM, 0.925 MM HEIGHT, ROHS COMPLIANT, MO-220VHHD-2/-4, VFQFN-32 |
| 文件页数： | 14/23页 |
| 文件大小： | 1792K |
| 代理商： | ICS8430S07AKILFT |
ICS8430S07I
CLOCK GENERATOR FOR CAVIUM PROCESSORS
PRELIMINARY
IDT / ICS CLOCK GENERATOR
21
ICS8430S07AKI REV. A DECEMBER 4, 2007
Reliability Information
Table 8. θJA vs. Air Flow Table for a 32 Lead VFQFN
Transistor Count
The transistor count for ICS8430S07I is: 10,871
Package Outline and Package Dimensions
Package Outline - K Suffix for 32 Lead VFQFN
The following package mechanical drawing is a generic drawing that applies to any pin count VFQFN package. This drawing is not
intended to convey the actual pin count or pin layout of this device. The pin count and pinout are shown on the front page. The package
dimensions are in Table 8 below.
Table 9. Package Dimensions
Reference Document: JEDEC Publication 95, MO-220
θ
JA vs. Air Flow
Meters per Second
01
2.5
Multi-Layer PCB, JEDEC Standard Test Boards
39.5°C/W
34.5°C/W
31.0°C/W
JEDEC Variation: VHHD-2/-4
All Dimensions in Millimeters
Symbol
Minimum
Nominal
Maximum
N
32
A
0.80
1.00
A1
00.05
A3
0.25 Ref.
b
0.18
0.25
0.30
ND & NE
8
D & E
5.00 Basic
D2 & E2
3.0
3.3
e
0.50 Basic
L
0.30
0.40
0.50
To p View
Ind exArea
D
Chamfer 4x
0.6 x 0.6 max
OPTIONAL
Anvil
Singula tion
A
0. 08
C
A3
A1
S eating Plan e
E2
2
L
(N
-1)x e
(R ef.)
(Ref.)
N & N
Even
N
e
D2
2
D2
(Ref.)
N & N
Odd
1
2
e
2
(Ty p.)
If N & N
are Even
(N -1)x e
(Re f.)
b
Th er mal
Ba se
N
OR
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PDF描述 |
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