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参数资料
型号： ICS8543BGLFT
厂商： IDT, Integrated Device Technology Inc
文件页数： 4/18页
文件大小： 0K
描述： IC CLOCK BUFFER MUX 2:4 20-TSSOP
标准包装： 2,500
系列： HiPerClockS™
类型： 扇出缓冲器（分配），多路复用器
电路数： 1
比率 - 输入:输出： 2:4
差分 - 输入:输出： 是/是
输入： CML，HCSL，LVDS，LVHSTL，LVPECL，SSTL
输出： LVDS
频率 - 最大： 800MHz
电源电压： 3.135 V ~ 3.465 V
工作温度： 0°C ~ 70°C
安装类型： 表面贴装
封装/外壳： 20-TSSOP（0.173"，4.40mm 宽）
供应商设备封装： 20-TSSOP
包装： 带卷 (TR)
其它名称： 8543BGLFT
ICS8543 Data Sheet
LOW SKEW, 1-to-4, DIFFERENTIAL-TO-LVDS FANOUT BUFFER
ICS8543BG REVISION E DECEMBER 17, 2010
12
2010 Integrated Device Technology, Inc.
3.3V LVPECL Clock Input Interface
The PCLK/nPCLK accepts LVPECL, CML, SSTL and other
differential signals. Both VSWING and VOH must meet the VPP and
VCMR input requirements. Figures 4A to 4E show interface examples
for the PCLK/nPCLK input driven by the most common driver types.
The input interfaces suggested here are examples only. If the driver
is from another vendor, use their termination recommendation.
Please consult with the vendor of the driver component to confirm the
driver termination requirements.
Figure 4A. PCLK/nPCLK Input Driven by a CML Driver
Figure 4C. PCLK/nPCLK Input Driven by a
3.3V LVPECL Driver
Figure 4E. PCLK/nPCLK Input Driven by a
2.5V SSTL Driver
Figure 4B. PCLK/nPCLK Input Driven by a
Built-In Pullup CML Driver
Figure 4D. PCLK/nPCLK Input Driven by a
3.3V LVPECL Driver with AC Couple
PCLK
nPCLK
LVPECL
Input
CML
3.3V
Zo = 50
Zo = 50
3.3V
R1
50
R2
50
R3
125
R4
125
R1
84
R2
84
3.3V
Zo = 50
Zo = 50
PCLK
nPCLK
3.3V
LVPECL
Input
PCLK
nPCLK
LVPECL
Input
SSTL
2.5V
Zo = 60
Zo = 60
2.5V
3.3V
R1
120
R2
120
R3
120
R4
120
3.3V
R1
100
CML Built-In Pullup
PCLK
nPCLK
3.3V
LVPECL
Input
Zo = 50
Zo = 50
R1
50
R2
50
R5
100
- 200
R6
100
- 200
PCLK
VBB
nPCLK
3.3V LVPECL
3.3V
Zo = 50
Zo = 50
3.3V
LVPECL
Input
C1
C2
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