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参数资料
型号： ICS8634BY-01T
元件分类： 时钟及定时
英文描述： 8634 SERIES, PLL BASED CLOCK DRIVER, 5 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PQFP32
封装： 7 X 7 MM, 1.40 MM HEIGHT, MS-026, LQFP-32
文件页数： 15/16页
文件大小： 280K
代理商： ICS8634BY-01T
8634BY-01
www.icst.com/products/hiperclocks.html
REV. C NOVEMBER 12, 2004
8
Integrated
Circuit
Systems, Inc.
ICS8634-01
1-TO-5 DIFFERENTIAL-TO-3.3V LVPECL
ZERO DELAY BUFFER
FIGURE 5A. ICS8634-01 LVPECL ZERO DELAY BUFFER SCHEMATIC EXAMPLE
LAYOUT GUIDELINE
The schematic of the ICS8634-01 layout example is shown in
Figure 5A. The ICS8634-01 recommended PCB board layout
for this example is shown in
Figure 5B. This layout example is
used as a general guideline. The layout in the actual system will
(U1-32)
VCCO
SP = Space (i.e. not intstalled)
R6
50
RU3
1K
Zo = 50 Ohm
3.3V
C2
0.1uF
C1
0.1uF
VCC
C4
0.1uF
C5
0.1uF
SEL0
R9
50
(U1-9)
RD5
1K
SEL0
R8
50
Bypass capacitor located near the power pins
R2
50
VCCO=3.3V
VCC
Zo = 50 Ohm
CLK_SEL
VCC=3.3V
R4
50
RU4
1K
(155.5 MHz)
3.3V PECL Driver
SEL1
R7
10
RU2
SP
R3
50
(U1-17)
Zo = 50 Ohm
SEL1
RD2
1K
CLK_SEL
VCCO
LVPECL_input
+
-
R10
50
155.5 MHz
DIV_SEL[1:0] = 01
PLL_SEL
RD3
SP
C16
10u
R5
50
Output
Termination
Example
C11
0.01u
(U1-24)
RU5
SP
(U1-25)
VCC
RD4
SP
Zo = 50 Ohm
C6
0.1uF
U1
8634-01
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
32
31
30
29
28
27
26
25
SEL0
SEL1
CLK0
nCLK0
CLK1
nCLK2
CLK_SEL
MR
VC
C
nF
B
_I
N
FB
_
IN
VEE
nQ
0
Q0
V
CCO
VCCO
nQ1
Q1
nQ2
Q2
nQ3
Q3
VCCO
VC
C
PL
L
_
SEL
V
CCA
VEE
Q4
nQ
4
V
CCO
(U1-16)
VCCA
C7
0.1uF
R1
50
VCC
PL
L
_
SEL
depend on the selected component types, the density of the
components, the density of the traces, and the stack up of the
P.C. board.
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PDF描述
ICS8634BK-01T 8634 SERIES, PLL BASED CLOCK DRIVER, 5 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), QCC32
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参数描述
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