参数资料
型号: ICS86953BYILFT-147
厂商: INTEGRATED DEVICE TECHNOLOGY INC
元件分类: 时钟及定时
英文描述: PLL BASED CLOCK DRIVER, 8 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PQFP32
封装: 7 X 7 MM, 1.40 MM HEIGHT, MS-026, LQFP-32
文件页数: 12/13页
文件大小: 262K
代理商: ICS86953BYILFT-147
86953BYI-147
www.icst.com/products/hiperclocks.html
REV. B APRIL 23, 2004
8
Integrated
Circuit
Systems, Inc.
ICS86953I-147
LOW SKEW, 1-TO-9
DIFFERENTIAL-TO-LVCMOS / LVTTL ZERO DELAY BUFFER
VDD
(U1-23)
Zo = 50 Ohm
R7
10 - 15
R4
50
C2
0.1uF
C11
0.01u
R1
36
VDD
C5
0.1uF
R3
50
R9
1K
R8
1K
C4
0.1uF
R5
50
C6 (Option)
0.1u
(U1-19)
(U1-27)
R2
36
Zo = 50
VCC
(U1-11)
R6
1K
C3
0.1uF
LVPECL Driv er
C1
0.1uF
U1
ICS86953I-147
1
2
3
4
5
6
7
8
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
32
31
30
29
28
27
26
25
9
VDDA
FB_CLK
nc
GND
PCLK
MR
/n
O
E
V
DDO
Q7
GN
D
Q6
V
DDO
Q5
GND
Q4
VDDO
Q3
GND
Q2
VDDO
Q1
V
C
O_
SEL
n
BY
PAS
S
PL
L
_
SEL
GN
D
QF
B
V
DDO
Q0
GN
D
nP
C
L
K
Zo = 50
VDD
Zo = 50 Ohm
C16
10u
(U1-15)
VDD
R10
1K
LAYOUT GUIDELINE
The schematic of the ICS86953I-147 layout example is shown in
Figure 4A. The ICS86953I-147 recommended PCB board layout
for this example is shown in
Figure 4B. This layout example is
used as a general guideline. The layout in the actual system will
depend on the selected component types, the density of the
components, the density of the traces, and the stack up of the
P.C. board.
FIGURE 4A. ICS86953I-147 LVCMOS ZERO DELAY BUFFER SCHEMATIC EXAMPLE
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