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参数资料
型号： ICS87016AYT
元件分类： 时钟及定时
英文描述： 87016 SERIES, LOW SKEW CLOCK DRIVER, 16 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), QCC16
封装： 7 X 7 MM, 1.40 MM HEIGHT, MS-026, LQFP-48
文件页数： 4/16页
文件大小： 229K
代理商： ICS87016AYT
Integrated
Circuit
Systems, Inc.
87016AY
www.icst.com/products/hiperclocks.html
REV. A FEBRUARY 28, 2006
12
ICS87016
LOW SKEW, 1-TO-16
LVCMOS/LVTTL CLOCK GENERATOR
SCHEMATIC EXAMPLE
Figure 3 shows an application schematic example of the
ICS87016. This schematic provides examples of input and
output handling. The differential CLK1/nCLK1 input can ac-
cept various types of differential signal. This example shows
the ICS87016 input driven by a 3.3V LVPECL driver. Addi-
tional examples for the input driven by other types of drivers
FIGURE 3. APPLICATION SCHEMATIC EXAMPLE
Zo = 50 Ohm
C5
0.1u
RD1
SPARE
LVPECL
VDD
(U1-48)
To Logic
Input
pins
3.3V
VCC
C10
0.1u
Logic Input Pin Examples
C1
0.1u
R4
50
C4
0.1u
Ro=7 Ohm
R2
~43
Zo = 50
C9
0.1u
R1
~43
C7
0.1u
LVCMOS
(U1-22)
RU1
1K
VDD
VDDO=3.3V, 2.5V or 1.8V
VCC
RU2
SPARE
(U1-26)
R5
50
Set Logic
Input to '1'
(U1-42)
C6
0.1u
Set Logic
Input to '0'
RS
43
VDDO
(U1-38)
(U1-1)
C8
0.1u
(U1-34)
C3
0.1u
R3
50
Ro+Rs=50 Ohm
C2
0.1u
U1
ICS87016
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
36
35
34
33
32
31
30
29
28
27
26
25
48
47
46
45
44
43
42
41
40
39
38
37
VDD
CLK0
DIV_SELA
DIV_SELB
DIV_SELC
DIV_SELD
CLK_ENA
CLK_ENB
CLK_ENC
CLK_END
nMR/OE
GND
QD
3
VD
D
O
D
QD
2
GN
D
QD
1
VD
D
O
D
QD
0
GN
D
QC
3
VD
D
O
C
QC
2
GN
D
GND
QB0
VDDOB
QB1
GND
QB2
VDDOB
QB3
GND
QC0
VDDOC
QC1
VD
D
CL
K
1
nC
LK1
C
L
K_SEL
GN
D
QA0
VD
D
O
A
QA1
GN
D
QA2
VD
D
O
A
QA3
(U1-14)
Zo = 50
RD2
1K
VDDO
Zo = 50
VDD=3.3V
(U1-18)
(U1-30)
To Logic
Input
pins
are shown in the application section of this data sheet. The
single ended input CLK0 is driven by a 7
Ω LVMCOS driver
through series termination. The ICS87016 outputs are
LVCMOS drivers. Series termination is shown in this sche-
matic. Additional LVCMOS termination approaches are shown
in the LVCMOS Termination Application Note.
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