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参数资料
| 型号： | ICS870931ARI-01LF |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 7/13页 |
| 文件大小： | 0K |
| 描述： | IC CLK GENERATOR LVCMOS 20QSOP |
| 标准包装： | 55 |
| 系列： | HiPerClockS™ |
| 类型： | * |
| PLL： | 带旁路 |
| 输入： | LVCMOS，LVTTL |
| 输出： | LVCMOS，LVTTL |
| 电路数： | 1 |
| 比率 - 输入:输出： | 1:6 |
| 差分 - 输入:输出： | 无/无 |
| 频率 - 最大： | 80MHz |
| 除法器/乘法器： | 是/是 |
| 电源电压： | 3 V ~ 3.6 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 20-SSOP（0.154"，3.90mm 宽） |
| 供应商设备封装： | 20-QSOP |
| 包装： | 管件 |
ICS870931ARI-01 REVISION A JUNE 11, 2009
3
2009 Integrated Device Technology, Inc.
ICS870931I-01 Data Sheet
LVCMOS CLOCK GENERATOR
Device Configuration
The ICS870931I-01 requires a connection to one of the clock outputs
to the FEEDBACK input to close the PLL feedback path. The
selection of the output (output divider) for PLL feedback will impact
the device configuration and input to output frequency ratio and
frequency ranges. See Table 3D for details.
Function Tables
Table 3A. OE/nRST Mode Configuration Table
Table 3B. FREQ_SEL Mode Configuration Table
Table 3C. PLL_EN Mode Configuration Table
Table 3D. Frequency Configuration Table
Input
Operation
OE/nRST
0
Device is reset and the outputs Q0:Q4 and Q/2 are in high-impedance state. This control is asynchronous.
1
Outputs are enabled.
Input
Operation
FREQ_SEL
0
The VCO output is frequency-divided by 2. This setting allows for a lower input frequency range.
See also table 3D for available frequency ranges.
1
The VCO output is frequency-divided by 1. This setting allows for a higher input frequency range.
See also table 3D for available frequency ranges.
Input
Operation
PLL_EN
0
The PLL is bypassed. The input reference clock is routed to the output dividers for low-frequency board test purpose.
The PLL-related AC specifications do not apply in PLL bypass mode.
1
The PLL is enabled and locks to the input reference signal.
Outputs Used for
PLL Feedback
FREQ_SEL
Input Frequency Range
(MHz)
Output Frequency Range (MHz) and
Output-to-Input Frequency Multiplication Factor
SYNC
Q[0:4]
Q/2
Q0, Q1, Q2,
Q3 or Q4
0
5 - 40
5 - 40 (1x)
2.5 - 20 (0.5x)
1
10 - 80
10 - 80 (1x)
5 - 40 (0.5x)
Q/2
0
2.5 - 20
5 - 40 (2x)
2.5 - 20 (1x)
1
5 - 40
10 - 80 (2x)
5 - 40 (1x)
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PDF描述 |
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