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参数资料
| 型号： | ICS8S89831AKILF |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 3/21页 |
| 文件大小： | 0K |
| 描述： | IC CLOCK BUFFER 1:4 2.1GHZ 16QFN |
| 标准包装： | 100 |
| 系列： | HiPerClockS™ |
| 类型： | 扇出缓冲器（分配） |
| 电路数： | 1 |
| 比率 - 输入:输出： | 1:4 |
| 差分 - 输入:输出： | 是/是 |
| 输入： | CML，LVDS，LVPECL，SSTL |
| 输出： | ECL，LVPECL |
| 频率 - 最大： | 2.1GHz |
| 电源电压： | 2.375 V ~ 3.465 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 16-VFQFN 裸露焊盘 |
| 供应商设备封装： | 16-VFQFPN（3x3） |
| 包装： | 管件 |
| 其它名称： | 800-2402-5 ICS8S89831AKILF-ND |
ICS8S89831I Data Sheet
DIFFERENTIAL LVPECL-TO-LVPECL/ECL FANOUT BUFFER
ICS8S89831AKI REVISION A APRIL 26, 2010
11
2010 Integrated Device Technology, Inc.
Termination for 3.3V LVPECL Outputs
The clock layout topology shown below is a typical termination for
LVPECL outputs. The two different layouts mentioned are
recommended only as guidelines.
The differential outputs are low impedance follower outputs that
generate ECL/LVPECL compatible outputs. Therefore, terminating
resistors (DC current path to ground) or current sources must be
used for functionality. These outputs are designed to drive 50
transmission lines. Matched impedance techniques should be used
to maximize operating frequency and minimize signal distortion.
Figures 4A and 4B show two different layouts which are
recommended only as guidelines. Other suitable clock layouts may
exist and it would be recommended that the board designers
simulate to guarantee compatibility across all printed circuit and clock
component process variations.
Figure 4A. 3.3V LVPECL Output Termination
Figure 4B. 3.3V LVPECL Output Termination
3.3V
V
CC - 2V
R1
50
R2
50
RTT
Z
o = 50
Z
o = 50
+
_
RTT =
* Z
o
1
((V
OH + VOL) / (VCC – 2)) – 2
3.3V
LVPECL
Input
R1
84
R2
84
3.3V
R3
125
R4
125
Z
o = 50
Z
o = 50
LVPECL
Input
3.3V
+
_
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| ICS8S89875AKILF | 制造商:Integrated Device Technology Inc 功能描述:IC CLK MULTPLX 1:2 2.5GHZ 16VFQF |
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