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参数资料
| 型号： | ICS932S203AFLN |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 16/18页 |
| 文件大小： | 0K |
| 描述： | IC FREQ GEN W/CPU CLOCK 56-SSOP |
| 标准包装： | 26 |
| 类型： | 时钟/频率发生器 |
| PLL： | 是 |
| 主要目的： | Intel CPU 服务器 |
| 输入： | 晶体 |
| 输出： | 时钟 |
| 电路数： | 1 |
| 比率 - 输入:输出： | 1:23 |
| 差分 - 输入:输出： | 无/是 |
| 频率 - 最大： | 133.3MHz |
| 电源电压： | 3.135 V ~ 3.465 V |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 56-BSSOP（0.295"，7.50mm 宽） |
| 供应商设备封装： | 56-SSOP |
| 包装： | 管件 |
| 其它名称： | 932S203AFLN |
IDTTM Frequency Generator with 133MHz Differential CPU Clocks
0601G—01/26/10
ICS932S203
Frequency Generator with 133MHz Differential CPU Clocks
7
Absolute Maximum Ratings
Supply Voltage
5.5 V
Logic Inputs
GND –0.5 V to VDD +0.5 V
Ambient Operating Temperature
0°C to +70°C
Case Temperature
115°C
Storage Temperature
–65°C to +150°C
Stresses above those listed under
Absolute Maximum Ratings may cause permanent damage to the device. These ratings are
stress specifications only and functional operation of the device at these or any other conditions above those listed in the
operational sections of the specifications is not implied. Exposure to absolute maximum rating conditions for extended
periods may affect product reliability.
Electrical Characteristics - Input/Supply/Common Output Parameters
TA = 0 - 70°C; Supply Voltage VDD = 3.3 V +/-5%
PARAMETER
SYMBOL
CONDITIONS
MIN
TYP
MAX
UNITS
Input High Voltage
VIH
2VDD + 0.3
V
Input Low Voltage
VIL
VSS - 0.3
0.8
V
Input High Current
IIH
VIN = VDD
-5
5
mA
IIL1
VIN = 0 V; Inputs with no pull-up resistors
-5
mA
IIL2
VIN = 0 V; Inputs with pull-up resistors
-200
Operating Supply Current IDD3.3OP
CL = Full load; Select @ 100 MHz
229
230
360
mA
IDD3.3OP
CL =Full load; Select @ 133 MHz
220
233
360
mA
Powerdown Current
IDD3.3PD
60
mA
Input Frequency
Fi
VDD = 3.3 V
14.318
MHz
Pin Inductance
Lpin
7nH
CIN
Logic Inputs
5
pF
COUT
Output pin capacitance
6
pF
CINX
X1 & X2 pins
27
45
pF
Transition time
1
Ttrans
To 1st crossing of target frequency
3
ms
Settling time
1
Ts
From 1st crossing to 1% target frequency
3
ms
Clk Stabilization
1
TSTAB From VDD = 3.3 V to 1% target frequency
3
ms
tPZH,tPZL Output enable delay (all outputs)
1
10
ns
tPHZ,tPLZ Output disable delay (all outputs)
1
10
ns
1Guaranteed by design, not 100% tested in production.
Delay
1
Input Capacitance
1
Input Low Current
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PDF描述 |
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