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参数资料
| 型号： | ICS932S203AFLN |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 7/18页 |
| 文件大小： | 0K |
| 描述： | IC FREQ GEN W/CPU CLOCK 56-SSOP |
| 标准包装： | 26 |
| 类型： | 时钟/频率发生器 |
| PLL： | 是 |
| 主要目的： | Intel CPU 服务器 |
| 输入： | 晶体 |
| 输出： | 时钟 |
| 电路数： | 1 |
| 比率 - 输入:输出： | 1:23 |
| 差分 - 输入:输出： | 无/是 |
| 频率 - 最大： | 133.3MHz |
| 电源电压： | 3.135 V ~ 3.465 V |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 56-BSSOP（0.295"，7.50mm 宽） |
| 供应商设备封装： | 56-SSOP |
| 包装： | 管件 |
| 其它名称： | 932S203AFLN |
IDTTM Frequency Generator with 133MHz Differential CPU Clocks
0601G—01/26/10
ICS932S203
Frequency Generator with 133MHz Differential CPU Clocks
15
When PD# is sampled low by two consecutive rising edges of CPU clock then all clock outputs except CPU clocks must be
held low on their next high to low transition. CPU clocks must be held with the CPU clock pin driven high with a value of 2x Iref,
and CPUC undriven. Note the example below shows CPU = 100MHz, this diagram and description is applicable for all valid
CPU frequencies 66, 100, 133, 200MHz.
Due to the state of the internal logic, stopping and holding the REF clock outputs in the LOW state may require more than one
clock cycle to complete.
PD# - Assertion (transition from logic "1" to logic "0")
PD# Functionality
#
P
O
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S
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CT
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CC
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Lw
o
L
Power Down Assertion of Waveforms - Buffered Mode
0ns
PD#
CPUT 100MHz
CPUC 100MHz
3V66MHz
66MHz_IN
66MHz_OUT
PCI 33MHz
USB 48MHz
REF 14.318MHz
25ns
50ns
相关PDF资料 |
PDF描述 |
|---|---|
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相关代理商/技术参数 |
参数描述 |
|---|---|
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| ICS932S203AGLFT | 功能描述:IC FREQ GEN W/CPU CLOCK 56-TSSOP RoHS:是 类别:集成电路 (IC) >> 时钟/计时 - 专用 系列:- 标准包装:28 系列:- 类型:时钟/频率发生器 PLL:是 主要目的:Intel CPU 服务器 输入:时钟 输出:LVCMOS 电路数:1 比率 - 输入:输出:3:22 差分 - 输入:输出:无/是 频率 - 最大:400MHz 电源电压:3.135 V ~ 3.465 V 工作温度:0°C ~ 85°C 安装类型:表面贴装 封装/外壳:64-TFSOP （0.240"，6.10mm 宽） 供应商设备封装:64-TSSOP 包装:管件 |
| ICS932S208 | 制造商:IDT 制造商全称:Integrated Device Technology 功能描述:Programmable Timing Control HubTM for Next Gen P4TM Processor |
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