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参数资料
型号： ICS932S401YFLF-T
厂商： INTEGRATED DEVICE TECHNOLOGY INC
元件分类： 时钟产生/分配
英文描述： 400 MHz, PROC SPECIFIC CLOCK GENERATOR, PDSO56
封装： ROHS COMPLIANT, MO-118, SSOP-56
文件页数： 4/23页
文件大小： 204K
代理商： ICS932S401YFLF-T
12
Integrated
Circuit
Systems, Inc.
ICS932S401
0921F—06/13/07
SMBus Table: SRC Output Enable Register
Pin #
Name
Control Function
Type
0
1
PWD
Bit 7
SRCCLK7 Enable
Output Enable
RW
Disable-Hi-Z
Enable
1
Bit 6
SRCCLK6 Enable
Output Enable
RW
Disable-Hi-Z
Enable
1
Bit 5
SRCCLK5 Enable
Output Enable
RW
Disable-Hi-Z
Enable
1
Bit 4
SRCCLK4 Enable
Output Enable
RW
Disable-Hi-Z
Enable
1
Bit 3
SRCCLK3 Enable
Output Enable
RW
Disable-Hi-Z
Enable
1
Bit 2
SRCCLK2 Enable
Output Enable
RW
Disable-Hi-Z
Enable
1
Bit 1
SRCCLK1 Enable
Output Enable
RW
Disable-Hi-Z
Enable
1
Bit 0
SRCCLK0 Enable
Output Enable
RW
Disable-Hi-Z
Enable
1
SMBus Table: CPU, REF and 48 MHz Output Enable Register
Pin #
Name
Control Function
Type
0
1
PWD
Bit 7
REF1 Enable
Output Enable
RW
Disable-Low
Enable
1
Bit 6
REF0 Enable
Output Enable
RW
Disable-Low
Enable
1
Bit 5
CPUCLK3
Output Enable
RW
Disable-Hi-Z
Enable
1
Bit 4
CPUCLK2
Output Enable
RW
Disable-Hi-Z
Enable
1
Bit 3
0
Bit 2
CPUCLK1
Output Enable
RW
Disable-Hi-Z
Enable
1
Bit 1
CPUCLK0
Output Enable
RW
Disable-Hi-Z
Enable
1
Bit 0
Spread Spectrum Enable
Spread Off/On
RW
Spread Off
Spread On
0
SMBus Table: PCI and PCICLK_F Output Enable Register
Pin #
Name
Control Function
Type
0
1
PWD
Bit 7
PCICLK3
Output Enable
RW
Disable-Low
Enable
1
Bit 6
PCICLK2
Output Enable
RW
Disable-Low
Enable
1
Bit 5
PCICLK1
Output Enable
RW
Disable-Low
Enable
1
Bit 4
PCICLK0
Output Enable
RW
Disable-Low
Enable
1
Bit 3
PCICLK_F2 Enable
Output Enable
RW
Disable-Low
Enable
1
Bit 2
PCICLK_F1 Enable
Output Enable
RW
Disable-Low
Enable
1
Bit 1
PCICLK_F0 Enable
Output Enable
RW
Disable-Low
Enable
1
Bit 0
48MHz Enable
Output Enable
RW
Disable-Low
Enable
1
SMBus Table: PCICLK_F and SRC Stop Control Register
Pin #
Name
Control Function
Type
0
1
PWD
Bit 7
PCICLK_F2 Stop En
RW
Free-Running
Stoppable
1
Bit 6
PCICLK_F1 Stop En
RW
Free-Running
Stoppable
1
Bit 5
PCICLK_F0 Stop En
RW
Free-Running
Stoppable
1
Bit 4
SRCCLK4 Stop En
RW
Free-Running
Stoppable
1
Bit 3
SRCCLK3 Stop En
RW
Free-Running
Stoppable
1
Bit 2
SRCCLK2 Stop En
RW
Free-Running
Stoppable
1
Bit 1
SRCCLK1 Stop En
RW
Free-Running
Stoppable
1
Bit 0
SRCCLK0 Stop En
RW
Free-Running
Stoppable
1
RESERVED
Byte 3
10
9
11
13
3
11
10
26,27
9
4
CPU, SRC,
PCI
Byte 2
Free-Running Control, Default: not
affected by PCI/SRC_STOP
(Byte 4, bit 5)
16,17
18,19
21,22
23,24
Byte 0
NA
26,27
NA
23,24
21,22
36,37
16,17
Byte 1
55
18,19
54
39,40
42,43
6
5
45,46
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