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参数资料
| 型号： | ICS94201DFLF |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 2/19页 |
| 文件大小： | 0K |
| 描述： | IC FREQ GENERATOR PROGR 56-SSOP |
| 标准包装： | 26 |
| 类型： | 时钟/频率发生器，多路复用器 |
| PLL： | 是 |
| 主要目的： | Intel CPU 服务器 |
| 输入： | 晶体 |
| 输出： | 时钟 |
| 电路数： | 1 |
| 比率 - 输入:输出： | 2:29 |
| 差分 - 输入:输出： | 无/无 |
| 频率 - 最大： | 500.03MHz |
| 电源电压： | 3.135 V ~ 3.465 V |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 56-BSSOP（0.295"，7.50mm 宽） |
| 供应商设备封装： | 56-SSOP |
| 包装： | 管件 |
| 其它名称： | 94201DFLF |
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ICS94201
0428B - 11/28/05
Byte 21: ICS Reserved Register
Byte 23: Group Skew Control Register
Byte 22: Group Skew Control Register
Note: Default 3V66 to PCI skew is 2.5ns bit [7:4]=1001.
Each increment or decrement of bit 4 to 7 will
introduce 100ps delay or advance on all PCI
clocks.
Byte 24: Output Rise/Fall Time Select Register
Note: This is an unused register. Writing to this register will
not affect device performance or functionality.
Byte 20: Output Dividers Control Register
Note: Changing bits in these registers results in
frequency divider ratio changes. Incorrect
configuration of group gear ratio can cause
system malfunction.
Notes:
1. PWD = Power on Default
2. The power on default for byte 16-20 depends on the hardware
(latch inputs FS[0:4]) or I
2C (Byte 0 bit [1:7]) setting. Be sure
to read back and re-write the values of these 5 registers when
VCO frequency change is desired for the first pass.
3. If Byte 8 bit 7 is driven to "1" meaning programming is
intended, Byte 21-24 will lose their default power up value.
Note: Default 3V66 to IOAPIC skew is 2.5ns bit [3:0]=0111.
Each increment or decrement of bit 4 to 7 will introduce
100ps delay or advance on all IOAPIC clocks.
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PDF描述 |
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参数描述 |
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