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参数资料
| 型号： | ICS95V850AGT |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 1/10页 |
| 文件大小： | 0K |
| 描述： | IC CLK DVR PLL 1:10 48TSSOP |
| 产品变化通告： | Product Discontinuation 09/Dec/2011 |
| 标准包装： | 1,000 |
| 类型： | 时钟缓冲器/驱动器，多路复用器 |
| PLL： | 是 |
| 主要目的： | 存储器，DDR |
| 输入： | LVCMOS，LVDS，LVPELL，LVTTL |
| 输出： | SSTL-2 |
| 电路数： | 1 |
| 比率 - 输入:输出： | 1:10 |
| 差分 - 输入:输出： | 是/是 |
| 频率 - 最大： | 210MHz |
| 电源电压： | 2.3 V ~ 2.7 V |
| 工作温度： | 0°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 48-TFSOP（0.240"，6.10mm 宽） |
| 供应商设备封装： | 48-TSSOP |
| 包装： | 带卷 (TR) |
| 其它名称： | 95V850AGT |
Integrated
Circuit
Systems, Inc.
ICS95V850
0458G—11/21/08
Block Diagram
DDR Phase Lock Loop Clock Driver (60MHz - 210MHz)
Pin Configuration
48-Pin TSSOP
6.10mm Body, 0.5mm Pitch
Recommended Application:
DDR Clock Driver
Product Description/Features:
Low skew, low jitter PLL clock driver
Feedback pins for input to output synchronization
Spread Spectrum tolerant inputs
With bypass mode mux
Operating frequency 60 to 210 MHz
AC Coupled (Universal) CLK inputs:
- 400 mV switching amplitude
- (LVTTL, LVPELL, LVDS, LVCMOS) standards
translation to SSTL2
Switching Characteristics:
CYCLE - CYCLE jitter: <60ps
OUTPUT - OUTPUT skew: <60ps
Period jitter: ±30ps
DUTY CYCLE: 49.5% - 50.5%
Functionality
S
T
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CLK_INT
CLK_INC
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GND
CLKC3
CLKT3
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CLKT4
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GND
NC
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CLKC5
CLKT5
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CLKT6
CLKC6
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CLKC7
CLKT7
VDD
FB_INC
VDD
FB_OUTT
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ICS95V850
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PLL
FB_INT
FB_INC
CLK_INC
CLK_INT
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CLKC7
CLKC8
CLKC9
AVDD
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PDF描述 |
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