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参数资料
型号： ICS954321YG-T
元件分类： 时钟产生/分配
英文描述： 400 MHz, PROC SPECIFIC CLOCK GENERATOR, PDSO64
封装： 6.10 MM, 0.50 MM PITCH, MO-153, TSSOP-64
文件页数： 16/18页
文件大小： 221K
代理商： ICS954321YG-T
7
Integrated
Circuit
Systems, Inc.
ICS954321
1078A—08/02/05
SMBus Table:O utput Control Reg ister
Control
Function
Bit 7
-
Bit 6
CPUCLK2_ITP_STO P Driv e
Mode
RW
0
Bit 5
CPUCLK1_STO P Driv e
Mode
RW
0
Bit 4
CPUCLK0_STO P Driv e
Mode
RW
0
Bit 3
SRCCLK (10:7, 5:0), LCD
PD Driv e Mode
RW
0
Bit 2
CPUCLK2_IT P PD Drive
Mode
RW
0
Bit 1
CPUCLK[1:0] PD Driv e
Mode
RW
0
Bit 0
IT P_EN
SRCCLK/CPU_ITP select
Rlatc h
SMBus Table: O utp ut Control Register
Control
Function
Bit 7
SS4
LCDCLK Spread Prog Bit
4
RW
0
Bit 6
SS3
LCDCLK Spread Prog Bit
3
RW
1
Bit 5
SS2
LCDCLK Spread Prog Bit
2
RW
0
Bit 4
SS1
LCDCLK Spread Prog Bit
1
RW
0
Bit 3
SS0
LCDCLK Spread Prog Bit
0
RW
0
Bit 2
FSLC
Freq Selec t Bit 2
R
Latched
Bit 1
FSLB
Freq Selec t Bit 1
R
Latched
Bit 0
FSLA
Freq Selec t Bit 0
R
Latched
SMBus Table: Vend or & Revision ID Register
Control
Function
Bit 7
RID3
R
x
Bit 6
RID2
R
x
Bit 5
RID1
R
x
Bit 4
RID0
R
x
Bit 3
VID3
R
0
Bit 2
VID2
R
0
Bit 1
VID1
R
0
Bit 0
VID0
R
1
SMBus Table: Byte Co unt Register
Control
Function
Bit 7
BC7
RW
0
Bit 6
BC6
RW
0
Bit 5
BC5
RW
0
Bit 4
BC4
RW
1
Bit 3
BC3
RW
0
Bit 2
BC2
RW
0
Bit 1
BC1
RW
0
Bit 0
BC0
RW
1
96Mhz
100Mhz
See T able 2: LCDCLK Freq Sel
See Table 1: PLL1 Frequenc y Selec tion
Table
0
-
Pin #
-
Byte 6
Pin #
Nam e
Typ e
-
Byte 8
PWD
Typ e
0
1
PWD
Hi-Z
Driven
Driven in Pow erdow n
(PD)
Hi-Z
Driven
Res erved
0
Driven
Hi-Z
1
SRCCLK6
CPU_ITP
-
Nam e
Driven in CPU_STOP#
-
Hi-Z
-
Byte 5
Pin #
-
PWD
1
Writing to this regis ter will configure how
many by tes will be read bac k, default is
0F = 17 by tes .
Byte 7
Pin #
Nam e
Typ e
-
PWD
-
REVISIO N ID
--
-
--
0
-
--
-
--
-
VENDO R ID
--
-
--
-
1
-
Nam e
Typ e
Byte Count Programming
b(7:0)
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PDF描述
ICS954321YGLF-T 400 MHz, PROC SPECIFIC CLOCK GENERATOR, PDSO64
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