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参数资料
型号： ICS954321YG-T
元件分类： 时钟产生/分配
英文描述： 400 MHz, PROC SPECIFIC CLOCK GENERATOR, PDSO64
封装： 6.10 MM, 0.50 MM PITCH, MO-153, TSSOP-64
文件页数： 17/18页
文件大小： 221K
代理商： ICS954321YG-T
8
Integrated
Circuit
Systems, Inc.
ICS954321
1078A—08/02/05
SMBus Table: Watchdo g Tim er Register
Control
Function
Bit 7
WDH_EN
Watchdog Hard Alarm
Enable
RW
0
Bit 6
WDS_EN
Watchdog Soft Alarm
Enable
RW
0
Bit 5
WD Hard Status
WD Hard Alarm Status
R
X
Bit 4
WD Soft Status
WD Soft Alarm Status
R
X
Bit 3
WDTCtrl
Watc h Dog Time bas e
Control
RW
0
Bit 2
WD2
WD Timer Bit 2
RW
1
Bit 1
WD1
WD Timer Bit 1
RW
1
Bit 0
WD0
WD Timer Bit 0
RW
1
SMBus Table: VCO Con tro l Select Bit & WD Tim er Control Register
Control
Function
Bit 7
M/N_EN
PLLM/N Programming
Enable
RW
0
Bit 6
LCDCLK/SRCCLK0 SEL
SELSRC/LCDCLK#
R
latc h
Bit 5
Res erved
Reserv ed
RW
1
Bit 4
-
Bit 3
WD Safe Freq Source
WD Safe Freq Sourc e
RW
0
Bit 2
WD SFC
RW
0
Bit 1
WD SFB
RW
0
Bit 0
WD SFA
RW
0
SMBus Table: VCO Frequency Control Register
Control
Function
Bit 7
N Div 8
N Div ider Prog bit 8
RW
X
Bit 6
N Div 9
N Div ider Prog bit 9
RW
X
Bit 5
M Div 5
RW
X
Bit 4
M Div 4
RW
X
Bit 3
M Div 3
RW
X
Bit 2
M Div 2
RW
X
Bit 1
M Div 1
RW
X
Bit 0
M Div 0
RW
X
SMBus Table: VCO Frequency Control Register
Control
Function
Bit 7
N Div 7
RW
X
Bit 6
N Div 6
RW
X
Bit 5
N Div 5
RW
X
Bit 4
N Div 4
RW
X
Bit 3
N Div 3
RW
X
Bit 2
N Div 2
RW
X
Bit 1
N Div 1
RW
X
Bit 0
N Div 0
RW
X
SMBus Table: Spread Spectrum Control Register
Control
Function
Bit 7
SSP7
RW
X
Bit 6
SSP6
RW
X
Bit 5
SSP5
RW
X
Bit 4
SSP4
RW
X
Bit 3
SSP3
RW
X
Bit 2
SSP2
RW
X
Bit 1
SSP1
RW
X
Bit 0
SSP0
RW
X
Alarm
Enable
Alarm
Dis able
1160ms Base
Dis able
These Spread Spectrum bits in By te 13
and 14 will program the spread
pecentage. It is recommended to us e
ICS Spread % table for s pread
programming.
The dec imal representation of M and N
Divier in By te 11 and 12 will configure the
VCO frequenc y. Default at power up =
latch-in or Byte 0 Rom table. VCO
Frequency = 14.318 x [NDiv(9:0)+8] /
[MDiv(5:0)+2]
Latc h
B10b(2:0)
Pin #
Byte 11
Pin #
Byte 13
-
Byte 9
Pin #
-
Byte 10
Pin #
-
PWD
1
01
PWD
Dis able
Enable
LCDCLK
SRCCLK0
PWD
The dec imal representation of M and N
Divier in By te 11 and 12 will configure the
VCO frequenc y. Default at power up =
latch-in or Byte 0 Rom table. VCO
Frequency = 14.318 x [NDiv(9:0)+8] /
[MDiv(5:0)+2]
1
0
PWD
1
-
Nam e
Pin #
-
Nam e
Typ e
0
PWD
Byte 12
Nam e
Watc h Dog Safe Freq
Programming bits
Typ e
Spread Spec trum
Programming b(7:0)
Enable
Normal
M Div ider Programming
bits
N Div ider Programming
b(8:0)
1
Typ e
-
Normal
Thes e bits represent X*290ms (or 1.16S)
the watc hdog timer waits before it goes to
alarm mode. Default is 7 X 290ms = 2s .
290ms Bas e
Nam e
Res erved
Writing to thes e bit will configure the s afe
frequenc y as By te6 bit (2:0).
-
Nam e
Typ e
0
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PDF描述
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