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参数资料
| 型号： | ICS9DB206YFT |
| 元件分类： | 时钟及定时 |
| 英文描述： | PLL BASED CLOCK DRIVER, 6 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO28 |
| 封装： | 0.209 INCH, MO-150, SSOP-28 |
| 文件页数： | 4/7页 |
| 文件大小： | 94K |
| 代理商： | ICS9DB206YFT |
4
Integrated
Circuit
Systems, Inc.
ICS9DB206
Advance Information
0835—07/24/03
Absolute Max
Symbol
Parameter
Min
Max
Units
VDDA
3.3V Core Supply Voltage
VDD + 0.5V
V
VDD
3.3V Output Supply Voltage
GND - 0.5
VDD + 0.5V
V
Ts
Storage Temperature
-65
150
°C
Tambient
Ambient Operating Temp
0
70
°C
Tcase
Case Temperature
115
°C
ESD prot
Input ESD protection
human body model
2000
V
Electrical Characteristics - Input/Supply/Common Output Parameters
TA = 0 - 70°C; Supply Voltage VDD = 3.3 V +/-5%
PARAMETER
SYMBOL
CONDITIONS
MIN
TYP
MAX
UNITS NOTES
Input High Voltage
VIH
3.3 V +/-5%
2
VDD + 0.3
V
Input Low Voltage
VIL
3.3 V +/-5%
VSS - 0.3
0.8
V
Input High Current
IIH
VIN = VDD
-5
5
uA
Input Low Current
IIL1
VIN = 0 V; Inputs with no pull-
up resistors
-5
uA
Operating Supply Current
IDD3.3OP
Full Active, CL = Full load;
250
mA
all diff pairs driven
60
mA
all differential pairs tri-stated
12
mA
Input Frequency
3
Fi
VDD = 3.3 V
100
200
MHz
Pin Inductance
1
Lpin
7nH
1
CIN
Logic Inputs
1.5
5
pF
1
COUT
Output pin capacitance
6
pF
1
Spread Spectrum
Modulation Frequency
fMOD
Lexmark Modulation
25
45
KHz
1
PLL Bandwidth when
PLL_BW=0
600
KHz
1
PLL Bandwidth when
PLL_BW=1
1.2
MHz
1
Clk Stabilization
1,2
TSTAB
From VDD Power-Up and after
input clock stabilization
1.8
ms
1,2
1Guaranteed by design and characterization, not 100% tested in production.
2See timing diagrams for timing requirements.
IDD3.3PD
Input Capacitance
1
Powerdown Current
PLL Bandwidth
BW
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PDF描述 |
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