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参数资料
| 型号： | IDT5T93GL04PGI8 |
| 厂商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分类： | 时钟及定时 |
| 英文描述： | 5T SERIES, LOW SKEW CLOCK DRIVER, 4 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO24 |
| 封装： | TSSOP-24 |
| 文件页数： | 1/14页 |
| 文件大小： | 147K |
| 代理商： | IDT5T93GL04PGI8 |
INDUSTRIALTEMPERATURERANGE
IDT5T93GL04
2.5VLVDS1:4GLITCHLESSCLOCKBUFFERTERABUFFERII
1
JANUARY 2007
IDT5T93GL04
INDUSTRIAL TEMPERATURE RANGE
2.5V LVDS 1:4 GLITCHLESS
CLOCK BUFFER
TERABUFFER II
DESCRIPTION:
TheIDT5T93GL042.5Vdifferentialclockbufferisauser-selectablediffer-
entialinputtofourLVDSoutputs. ThefanoutfromadifferentialinputtofourLVDS
outputsreducesloadingontheprecedingdriverandprovidesanefficientclock
distributionnetwork. TheIDT5T93GL04canactasatranslatorfromadifferential
HSTL, eHSTL, LVEPECL (2.5V), LVPECL (3.3V), CML, or LVDS input to
LVDS outputs. A single-ended 3.3V / 2.5V LVTTL input can also be used to
translatetoLVDSoutputs. Theredundantinputcapabilityallowsforaglitchless
change-over from a primary clock source to a secondary clock source up to
450MHz. SelectableinputsarecontrolledbySEL. Duringtheswitchover,the
outputwilldisablelowforuptothreeclockcyclesofthepreviously-selectedinput
clock. The outputs will remain low for up to three clock cycles of the newly-
selectedclock,afterwhichtheoutputswillstartfromthenewly-selectedinput.
AFSELpinhasbeenimplementedtocontroltheswitchoverincaseswherea
clocksourceisabsentorisdriventoDClevelsbelowtheminimumspecifications.
The IDT5T93GL04 outputs can be asynchronously enabled/disabled.
Whendisabled,theoutputswilldrivetothevalueselectedbytheGLpin. Multiple
power and grounds reduce noise.
The IDT logo is a registered trademark of Integrated Device Technology, Inc.
2007 Integrated Device Technology, Inc.
DSC-6760/5
FEATURES:
Guaranteed Low Skew < 50ps (max)
Very low duty cycle distortion < 100ps (max)
High speed propagation delay < 2.2ns (max)
Up to 450MHz operation
Selectable inputs
Hot insertable and over-voltage tolerant inputs
3.3V / 2.5V LVTTL, HSTL, eHSTL, LVEPECL (2.5V), LVPECL (3.3V),
CML, or LVDS input interface
Selectable differential inputs to four LVDS outputs
Power-down mode
2.5V VDD
Available in TSSOP package
APPLICATIONS:
Clock distribution
FUNCTIONAL BLOCK DIAGRAM
GL
G
PD
A1
A2
SEL
OUTPUT
CONTROL
OUTPUT
CONTROL
Q2
Q1
1
0
FSEL
OUTPUT
CONTROL
OUTPUT
CONTROL
Q4
Q3
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PDF描述 |
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