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参数资料
| 型号： | IDT7054L20G |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 7/11页 |
| 文件大小： | 0K |
| 描述： | IC SRAM 32KBIT 20NS 108PGA |
| 标准包装： | 3 |
| 格式 - 存储器： | RAM |
| 存储器类型： | SRAM - 四端口，异步 |
| 存储容量： | 32K (4K x 8) |
| 速度： | 20ns |
| 接口： | 并联 |
| 电源电压： | 4.5 V ~ 5.5 V |
| 工作温度： | 0°C ~ 70°C |
| 封装/外壳： | 108-BSPGA |
| 供应商设备封装： | 108-PGA（30.48x30.48） |
| 包装： | 托盘 |
| 其它名称： | 7054L20G |
IDT7054S/L
High-Speed 4K x 8 FourPort? Static RAM
Military, Industrial and Commercial Temperature Ranges
AC Electrical Characteristics Over the
Operating Temperature and Supply Voltage (3)
7054X20
Com'l Only
7054X25
Com'l, Ind
& Military
7054X35
Com'l &
Military
Symbol
Parameter
Min.
Max.
Min.
Max.
Min.
Max.
Unit
READ CYCLE
t RC
t AA
t ACE
t AOE
t OH
Read Cycle Time
Address Access Time
Chip Enable Access Time
Output Enable Access Time
Output Hold from Address Change
20
____
____
____
0
____
20
20
10
____
25
____
____
____
0
____
25
25
15
____
35
____
____
____
0
____
35
35
25
____
ns
ns
ns
ns
ns
t LZ
Output Low-Z Time
(1,2)
5
____
5
____
5
____
ns
t HZ
t PU
Output High-Z Time (1,2)
Chip Enab le to Power Up Time (2)
____
0
12
____
____
0
15
____
____
0
15
____
ns
ns
t PD
Chip Disable to Power Down Time
(2)
____
20
____
25
____
35
ns
NOTES:
1. Transition is measured 0mV from Low or High-impedance voltage with the Output Test Load (Figure 2).
2. This parameter is guaranteed by device characterization but is not production tested.
3. 'X' in part number indicates power rating (S or L).
Timing Waveform of Read Cycle No. 2, Any Port (1, 2)
t ACE
CE
t AOE
OE
t LZ
DATA OUT
t LZ
t PU
I CC
VALID DATA
t HZ
t PD
t HZ
3241 tbl 09
CURRENT
I SB
50%
50%
3241 drw 06
NOTES:
1. R/ W = V IH for Read Cycles.
2. Addresses valid prior to or coincident with CE transition LOW.
7
6.42
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