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参数资料
| 型号： | IDT70914S12PF8 |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 7/11页 |
| 文件大小： | 0K |
| 描述： | IC SRAM 36KBIT 12NS 80TQFP |
| 标准包装： | 750 |
| 格式 - 存储器： | RAM |
| 存储器类型： | SRAM - 双端口，同步 |
| 存储容量： | 36K（4K x 9） |
| 速度： | 12ns |
| 接口： | 并联 |
| 电源电压： | 4.5 V ~ 5.5 V |
| 工作温度： | 0°C ~ 70°C |
| 封装/外壳： | 80-LQFP |
| 供应商设备封装： | 80-TQFP（14x14） |
| 包装： | 带卷 (TR) |
| 其它名称： | 70914S12PF8 |
IDT70914S
High-Speed 36K (4K x 9) Synchronous Dual-Port Static RAM
Military, Industrial and Commercial Temperature Ranges
AC Electrical Characteristics Over the Operating Temperature Range
(Read and Write Cycle Timing) (3)
(Commercial: V CC = 5V ± 10%, T A = 0°C to +70°C; Military: V CC = 5V ± 10%, T A = -55°C to +125°C)
70914S12
Com'l Only
70914S15
Com'l Only
Clock High to Output Low-Z
Clock High to Output High-Z
Output Enable to Output Low-Z
Symbol
t CYC
t CH
t CL
t CD
t S
t H
t DC
t CKLZ
t CKHZ
t OE
t OLZ
t OHZ
t SCK
t HCK
Clock Cycle Time
Clock High Time
Clock Low Time
Clock High to Output Valid
Registered Signal Set-up Time
Registered Signal Hold Time
Data Output Hold After Clock High
(1,2)
(1,2)
Output Enable to Output Valid
(1,2)
Output Disable to Output High-Z (1,2)
Clock Enable, Disable Set-up Time
Clock Enable, Disable Hold Time
Parameter
Min.
16
6
6
____
4
1
3
2
____
____
0
____
4
2
Max.
____
____
____
12
____
____
____
____
7
7
____
7
____
____
Min.
20
6
6
____
4
1
3
2
____
____
0
____
4
2
Max.
____
____
____
15
____
____
____
____
7
8
____
7
____
____
Unit
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
Port-to-Port Delay
t CWDD
t CSS
Write Port Clock Hig h to Read Data Delay
Clock-to-Clock Setup Time
____
____
25
13
____
____
30
15
ns
ns
3490 tbl 08a
70914S20
Com'l &
Military
70914S25
Military
Only
Clock High to Output Low-Z
Symbol
t CYC
t CH
t CL
t CD
t S
t H
t DC
t CKLZ
t CKHZ
t OE
t OLZ
t OHZ
t SCK
t HCK
Clock Cycle Time
Clock High Time
Clock Low Time
Clock High to Output Valid
Registered Signal Set-up Time
Registered Signal Hold Time
Data Output Hold After Clock High
(1,2)
Clock High to Output High-Z (1,2)
Output Enable to Output Valid
Output Enable to Output Low-Z (1,2)
Output Disable to Output High-Z (1,2)
Clock Enable, Disable Set-up Time
Clock Enable, Disable Hold Time
Parameter
Min.
20
8
8
____
5
1
3
2
____
____
0
____
5
2
Max.
____
____
____
20
____
____
____
____
9
10
____
9
____
____
Min.
25
10
10
____
6
1
3
2
____
____
0
____
6
2
Max.
____
____
____
25
____
____
____
____
12
12
____
11
____
____
Unit
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
Port-to-Port Delay
t CWDD
t CSS
Write Port Clock Hig h to Read Data Delay
Clock-to-Clock Setup Time
____
____
35
15
____
____
45
20
ns
ns
NOTES:
1. Transition is measured 0mV from Low or High impedance voltage with the Output Test Load (Figure 2).
2. This parameter is guaranteed by device characterization, but is not production tested.
3. Industrial temperature: for specific speeds, packages and powers contact your sales office.
7
6.42
3490 tbl 08b
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PDF描述 |
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