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参数资料
| 型号： | IDT70T3319S133DD |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 15/27页 |
| 文件大小： | 0K |
| 描述： | IC SRAM 4MBIT 133MHZ 144TQFP |
| 产品变化通告： | Product Discontinuation 20/Aug/2008 |
| 标准包装： | 6 |
| 格式 - 存储器： | RAM |
| 存储器类型： | SRAM - 双端口，同步 |
| 存储容量： | 4.5M（256K x 18） |
| 速度： | 133MHz |
| 接口： | 并联 |
| 电源电压： | 2.4 V ~ 2.6 V |
| 工作温度： | 0°C ~ 70°C |
| 封装/外壳： | 144-LQFP 裸露焊盘 |
| 供应商设备封装： | 144-TQFP（20x20） |
| 包装： | 托盘 |
| 其它名称： | 70T3319S133DD |
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IDT70T3339/19/99S
High-Speed 2.5V 512/256/128K x 18 Dual-Port Static RAM
Industrial and Commercial Temperature Ranges
( OE = V IL ) (2)
Timing Waveform of Pipelined Read-to-Write-to-Read
t CYC2
t CH2 t CL2
CLK
CE 0
t SC t HC
CE 1
t SB
t HB
UB , LB
t SW t HW
R/ W
t SW t HW
(3)
ADDRESS
An
An +1
An + 2
An + 2
An + 3
An + 4
DATA IN
t SA
t HA
t SD t HD
Dn + 2
DATA OUT
(1)
t CD2
Qn
t CKHZ
t CKLZ
t CD2
Qn + 3
NOP
NOTES:
READ
(4)
WRITE
READ
5652 drw 11
,
1. Output state (High, Low, or High-impedance) is determined by the previous cycle control signals.
2. CE 0 , UB , LB , and ADS = V IL ; CE 1 , CNTEN , and REPEAT = V IH . "NOP" is "No Operation".
3. Addresses do not have to be accessed sequentially since ADS = V IL constantly loads the address on the rising edge of the CLK; numbers
are for reference use only.
4. "NOP" is "No Operation." Data in memory at the selected address may be corrupted and should be re-written to guarantee data integrity.
Timing Waveform of Pipelined Read-to-Write-to-Read ( OE Controlled) (2)
CLK
CE 0
CE 1
t CH2
t SC t HC
t CYC2
t CL2
t SB
t HB
UB , LB
t SW t HW
R/ W
t SW t HW
(3)
ADDRESS
An
An +1
An + 2
An + 3
An + 4
An + 5
t SA
t HA
t SD
t HD
DATA IN
(1)
t CD2
Dn + 2
Dn + 3
t CKLZ
t CD2
DATA OUT
Qn
(4)
Qn + 4
t OHZ
OE
NOTES:
READ
WRITE
READ
5652 drw 12
,
1. Output state (High, Low, or High-impedance) is determined by the previous cycle control signals.
2. CE 0 , UB , LB , and ADS = V IL ; CE 1 , CNTEN , and REPEAT = V IH .
3. Addresses do not have to be accessed sequentially since ADS = V IL constantly loads the address on the rising edge of the CLK; numbers are for reference
use only.
4. This timing does not meet requirements for fastest speed grade. This waveform indicates how logically it could be done if timing so allows.
15
6.42
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参数描述 |
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