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参数资料
| 型号： | IDT70V06L55G |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 13/23页 |
| 文件大小： | 0K |
| 描述： | IC SRAM 128KBIT 55NS 68PGA |
| 标准包装： | 3 |
| 格式 - 存储器： | RAM |
| 存储器类型： | SRAM - 双端口，异步 |
| 存储容量： | 128K (16K x 8) |
| 速度： | 55ns |
| 接口： | 并联 |
| 电源电压： | 3 V ~ 3.6 V |
| 工作温度： | 0°C ~ 70°C |
| 封装/外壳： | 68-BPGA |
| 供应商设备封装： | 68-PGA（29.46x29.46） |
| 包装： | 托盘 |
| 其它名称： | 70V06L55G |
IDT70V06S/L
High-Speed 3.3V 16K x 8 Dual-Port Static RAM
Industrial and Commercial Temperature Ranges
AC Electrical Characteristics Over the
Operating Temperature and Supply Voltage Range (6)
70V06X15
Com'l Ony
70V06X20
Com'l
& Ind
70V06X25
Com'l
& Ind
Symbol
Parameter
Min.
Max.
Min.
Max.
Min.
Max.
Unit
BUSY TIMING (M/ S = V IH )
t BAA
t BDA
t BAC
t BDC
t APS
t BDD
t WH
BUSY Access Time from Address Match
BUSY Disable Time from Address Not Matched
BUSY Access Time from Chip Enable LOW
BUSY Disable Time from Chip Enable HIGH
Arbitration Priority Set-up Time (2)
BUSY Disable to Valid Data (3)
Write Hold After BUSY (5)
____
____
____
____
5
____
12
15
15
15
15
____
18
____
____
____
____
____
5
____
15
20
20
20
17
____
30
____
____
____
____
____
5
____
17
20
20
20
17
____
30
____
ns
ns
ns
ns
ns
ns
ns
BUSY TIMING (M/ S = V IL )
Write Hold After BUSY
t WB
t WH
BUSY Input to Write (4)
(5)
0
12
____
____
0
15
____
____
0
17
____
____
ns
ns
PORT-TO-PORT DELAY TIMING
t WDD
Write Pulse to Data Delay (1)
____
30
____
45
____
50
ns
t DDD
Write Data Valid to Read Data Delay
(1)
____
25
____
35
____
35
ns
2942 tbl 13a
70V06X35
Com'l Only
70V06X55
Com'l Only
Symbol
Parameter
Min.
Max.
Min.
Max.
Unit
BUSY TIMING (M/ S = V IH )
t BAA
t BDA
t BAC
t BDC
BUSY Access Time from Address Match
BUSY Disable Time from Address Not Matched
BUSY Access Time from Chip Enable LOW
BUSY Disable Time from Chip Enable HIGH
____
____
____
____
20
20
20
20
____
____
____
____
45
40
40
35
ns
ns
ns
ns
BUSY Disable to Valid Data
Write Hold After BUSY
t APS
t BDD
t WH
Arbitration Priority Set-up Time
(3)
(5)
(2)
5
____
25
____
35
____
5
____
25
____
40
____
ns
ns
ns
BUSY TIMING (M/ S = V IL )
Write Hold After BUSY
t WB
t WH
BUSY Input to Write (4)
(5)
0
25
____
____
0
25
____
____
ns
ns
PORT-TO-PORT DELAY TIMING
t WDD
Write Pulse to Data Delay (1)
____
60
____
80
ns
t DDD
Write Data Valid to Read Data Delay
(1)
____
45
____
65
ns
NOTES:
2942 tbl 13b
1. Port-to-port delay through SRAM cells from writing port to reading port, refer to "Timing Waveform of Read With BUSY (M/ S = V IH ) or "Timing Waveform of Write With
Port-To-Port Delay (M/ S =V IL )".
2. To ensure that the earlier of the two ports wins.
3. t BDD is a calculated parameter and is the greater of 0, t WDD – t WP (actual) or t DDD – t DW (actual).
4. To ensure that the write cycle is inhibited during contention.
5. To ensure that a write cycle is completed after contention.
6. "X" is part numbers indicates power rating (S or L).
13
6.42
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PDF描述 |
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