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参数资料
| 型号： | IDT70V07S55G |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 12/19页 |
| 文件大小： | 0K |
| 描述： | IC SRAM 256KBIT 55NS 68PGA |
| 标准包装： | 3 |
| 格式 - 存储器： | RAM |
| 存储器类型： | SRAM - 双端口，异步 |
| 存储容量： | 256K (32K x 8) |
| 速度： | 55ns |
| 接口： | 并联 |
| 电源电压： | 3 V ~ 3.6 V |
| 工作温度： | 0°C ~ 70°C |
| 封装/外壳： | 68-BPGA |
| 供应商设备封装： | 68-PGA（29.46x29.46） |
| 包装： | 托盘 |
| 其它名称： | 70V07S55G |
IDT70V07S/L
High-Speed 32K x 8 Dual-Port Static RAM
Timing Waveform of Write with BUSY
t WP
R/ W "A"
t WB
Industrial and Commercial Temperature Ranges
BUSY "B"
t WH
(1)
NOTES:
R/ W "B"
(2)
2943 drw 14
1. t WH must be met for both BUSY input (SLAVE) and output (MASTER).
2. BUSY is asserted on Port "B" blocking R/ W "B" , until BUSY "B" goes HIGH.
Waveform of BUSY Arbitration Controlled by CE Timing (1)
ADDR "A"
and "B"
CE "A"
CE "B"
t APS
(2)
ADDRESSES MATCH
t BAC
t BDC
BUSY "B"
2943 drw 15
Waveform of BUSY Arbitration Cycle Controlled by Address Match Timing (1)
ADDR "A"
ADDR "B"
t APS
ADDRESS "N"
(2)
MATCHING ADDRESS "N"
t BAA
t BDA
BUSY "B"
2943 drw 16
NOTES:
1. All timing is the same for left and right ports. Port “A” may be either the left or right port. Port “B” is the port opposite from Port “A”.
2. If t APS is not satisfied, the BUSY signal will be asserted on one side or the other, but there is no guarantee on which side busy will be asserted.
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