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参数资料
| 型号： | IDT70V07S55G |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 13/19页 |
| 文件大小： | 0K |
| 描述： | IC SRAM 256KBIT 55NS 68PGA |
| 标准包装： | 3 |
| 格式 - 存储器： | RAM |
| 存储器类型： | SRAM - 双端口，异步 |
| 存储容量： | 256K (32K x 8) |
| 速度： | 55ns |
| 接口： | 并联 |
| 电源电压： | 3 V ~ 3.6 V |
| 工作温度： | 0°C ~ 70°C |
| 封装/外壳： | 68-BPGA |
| 供应商设备封装： | 68-PGA（29.46x29.46） |
| 包装： | 托盘 |
| 其它名称： | 70V07S55G |
IDT70V07S/L
High-Speed 32K x 8 Dual-Port Static RAM
Industrial and Commercial Temperature Ranges
AC Electrical Characteristics Over the
Operating Temperature and Supply Voltage Range (1)
70V07X25
Com'l
& Ind
70V07X35
Com'l
& Ind
70V07X55
Com'l Only
Symbol
Parameter
Min.
Max.
Min.
Max.
Min.
Max.
Unit
INTERRUPT TIMING
t AS
t WR
t INS
t INR
Address Set-up Time
Write Recovery Time
Interrupt Set Time
Interrupt Reset Time
0
0
____
____
____
____
25
30
0
0
____
____
____
____
30
35
0
0
____
____
____
____
40
45
ns
ns
ns
ns
NOTE:
1. 'X' in part number indicates power rating (S or L).
Waveform of Interrupt Timing (1)
t WC
2043 tbl 14
ADDR "A"
INTERRUPT SET ADDRESS
(2)
t AS
(3)
t WR
(4)
CE "A"
R/ W "A"
t INS (3)
INT "B"
2943 drw 17
t RC
ADDR "B"
INTERRUPT CLEAR ADDRESS
(2)
t AS (3)
CE "B"
OE "B"
t INR (3)
INT "B"
2943 drw 18
NOTES:
1. All timing is the same for left and right ports. Port “A” may be either the left or right port. Port “B” is the port opposite from port “A”.
2. See Interrupt Truth Table III.
3. Timing depends on which enable signal ( CE or R/ W ) is asserted last.
4. Timing depends on which enable signal ( CE or R/ W ) is de-asserted first.
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