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参数资料
| 型号： | IDT70V26S55J8 |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 11/17页 |
| 文件大小： | 0K |
| 描述： | IC SRAM 256KBIT 55NS 84PLCC |
| 标准包装： | 200 |
| 格式 - 存储器： | RAM |
| 存储器类型： | SRAM - 双端口，异步 |
| 存储容量： | 256K（16K x 16） |
| 速度： | 55ns |
| 接口： | 并联 |
| 电源电压： | 3 V ~ 3.6 V |
| 工作温度： | 0°C ~ 70°C |
| 封装/外壳： | 84-LCC（J 形引线） |
| 供应商设备封装： | 84-PLCC（29.21x29.21） |
| 包装： | 带卷 (TR) |
| 其它名称： | 70V26S55J8 |
IDT70V26S/L
High-Speed 16K x 16 Dual-Port Static RAM
Industrial and Commercial Temperature Ranges
AC Electrical Characteristics Over the
Operating Temperature and Supply Voltage Range (6)
70V26X25
Com'l
& Ind
70V26X35
Com'l Only
70V26X55
Com'l Only
Symbol
Parameter
Min.
Max.
Min.
Max.
Min.
Max.
Unit
BUSY TIMING (M/ S = V IH )
BUSY Disable to Valid Data
t BAA
t BDA
t BAC
t BDC
t APS
t BDD
BUSY Access Time from Address Match
BUSY Disable Time from Address Not Match
BUSY Access Time from Chip Enable Low
BUSY Disable Time from Chip Enable High
Arbitration Priority Set-up Time (2)
(3)
____
____
____
____
5
____
25
25
25
25
____
35
____
____
____
____
5
____
35
35
35
35
____
40
____
____
____
____
5
____
45
45
45
45
____
50
ns
ns
ns
ns
ns
ns
t WH
Write Hold After BUSY
(5)
20
____
25
____
25
____
ns
BUSY INPUT TIMING (M/ S = VIL)
t WB
BUSY Input to Write (4)
0
____
0
____
0
____
ns
t WH
Write Hold After BUSY
(5)
20
____
25
____
25
____
ns
PORT-TO-PORT DELAY TIMING
t WDD
Write Pulse to Data Delay (1)
____
55
____
65
____
85
ns
t DDD
Write Data Valid to Read Data Delay
(1)
____
50
____
60
____
80
ns
NOTES:
1. Port-to-port delay through RAM cells from writing port to reading port, refer to "Timing Waveform of Write with Port-to-Port Read and BUSY (M/ S = V IH )".
2. To ensure that the earlier of the two ports wins.
3. t BDD is a calculated parameter and is the greater of 0, t WDD – t WP (actual) or t DDD – t DW (actual).
4. To ensure that the write cycle is inhibited on port "B" during contention on port "A".
5. To ensure that a write cycle is completed on port "B" after contention on port "A".
6. 'X' in part number indicates power rating (S or L).
Timing Waveform of Write with Port-to-Port Read and BUSY (2,4,5)
t WC
2945 tbl 13
ADDR "A"
MATCH
t WP
R/ W "A"
DATA IN "A"
t APS (1)
t DW
VALID
t DH
ADDR "B"
MATCH
BUSY "B"
t BAA
t WDD
t BDA
t BDD
t DDD
DATA OUT "B"
NOTES:
1. To ensure that the earlier of the two ports wins. t APS is ignored for M/ S = V IL (SLAVE).
(3)
VALID
2945 drw 12
2. CE L = CE R = V IL
3. OE = V IL for the reading port.
4. If M/ S = V IL (SLAVE), then BUSY is an input ( BUSY "A" = V IH and BUSY "B" = "don't care", for this example).
5. All timing is the same for left and right ports. Port "A" may be either the left or right port. Port "B" is the port opposite from port "A".
11
6.42
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