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参数资料
| 型号： | IDT70V3569S4BFG8 |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 10/17页 |
| 文件大小： | 0K |
| 描述： | IC SRAM 576KBIT 4NS 208FBGA |
| 标准包装： | 1,000 |
| 格式 - 存储器： | RAM |
| 存储器类型： | SRAM - 双端口，同步 |
| 存储容量： | 576K（16K x 36） |
| 速度： | 4ns |
| 接口： | 并联 |
| 电源电压： | 3.15 V ~ 3.45 V |
| 工作温度： | 0°C ~ 70°C |
| 封装/外壳： | 208-LFBGA |
| 供应商设备封装： | 208-CABGA（15x15） |
| 包装： | 带卷 (TR) |
| 其它名称： | 70V3569S4BFG8 |
IDT70V3569S
High-Speed 16K x 36 Dual-Port Synchronous Pipelined Static RAM
Industrial and Commercial Temperature Ranges
AC Electrical Characteristics Over the Operating
Temperature Range (Read and Write Cycle Timing) (1,2)
(V DD = 3.3V ± 150mV, T A = 0°C to +70°C)
70V3569S4
Com'l Only
70V3569S5
Com'l
& Ind
70V3569S6
Com'l Only
Symbol
t CYC2
t CH2
t CL2
t R
t F
t SA
t HA
t SC
t HC
t SB
t HB
t SW
t HW
t SD
t HD
t SAD
t HAD
t SCN
t HCN
t SRST
t HRST
Parameter
Clock Cycle Time (Pipelined)
Clock High Time (Pipelined)
Clock Low Time (Pipelined)
Clock Rise Time
Clock Fall Time
Address Setup Time
Address Hold Time
Chip Enable Setup Time
Chip Enable Hold Time
Byte Enable Setup Time
Byte Enable Hold Time
R/ W Setup Time
R/ W Hold Time
Input Data Setup Time
Input Data Hold Time
ADS Setup Time
ADS Hold Time
CNTEN Setup Time
CNTEN Hold Time
CNTRST Setup Time
CNTRST Hold Time
Min.
7.5
3
3
____
____
1.8
0.7
1.8
0.7
1.8
0.7
1.8
0.7
1.8
0.7
1.8
0.7
1.8
0.7
1.8
0.7
Max.
____
____
____
3
3
____
____
____
____
____
____
____
____
____
____
____
____
____
____
____
____
Min.
10
4
4
____
____
2.0
0.7
2.0
0.7
2.0
0.7
2.0
0.7
2.0
0.7
2.0
0.7
2.0
0.7
2.0
0.7
Max.
____
____
____
3
3
____
____
____
____
____
____
____
____
____
____
____
____
____
____
____
____
Min.
12
5
5
____
____
2.0
1.0
2.0
1.0
2.0
1.0
2.0
1.0
2.0
1.0
2.0
1.0
2.0
1.0
2.0
1.0
Max.
____
____
____
3
3
____
____
____
____
____
____
____
____
____
____
____
____
____
____
____
____
Unit
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
t OE
(1)
Output Enable to Data Valid
____
4
____
5
____
6
ns
t OLZ
t OHZ
t CD2
t DC
t CKHZ
t CKLZ
Output Enable to Output Low-Z
Output Enable to Output High-Z
Clock to Data Valid (Pipelined)
Data Output Hold After Clock High
Clock High to Output High-Z
Clock High to Output Low-Z
0
1
____
1
1
1
____
4
4.2
____
3
____
0
1
____
1
1
1
____
4.5
5
____
4.5
____
0
1
____
1
1.5
1
____
5
6
____
6
____
ns
ns
ns
ns
ns
ns
Port-to-Port Delay
t CO
Clock-to-Clock Offset
6
____
8
____
10
____
ns
NOTES:
1. All input signals are synchronous with respect to the clock except for the asynchronous Output Enable ( OE ).
2. These values are valid for either level of V DDQ (3.3V/2.5V). See page 4 for details on selecting the desired I/O voltage levels for each port.
10
6.42
4831 tbl 11
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