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参数资料
| 型号： | IDT70V7339S166BCI |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 2/21页 |
| 文件大小： | 0K |
| 描述： | IC SRAM 9MBIT 166MHZ 256BGA |
| 标准包装： | 6 |
| 格式 - 存储器： | RAM |
| 存储器类型： | SRAM - 双端口，同步 |
| 存储容量： | 9M（512K x 18） |
| 速度： | 166MHz |
| 接口： | 并联 |
| 电源电压： | 3.15 V ~ 3.45 V |
| 工作温度： | -40°C ~ 85°C |
| 封装/外壳： | 256-LBGA |
| 供应商设备封装： | 256-CABGA（17x17） |
| 包装： | 托盘 |
| 其它名称： | 70V7339S166BCI |
IDT70V7339S
High-Speed 512K x 18 Synchronous Bank-Switchable Dual-Port Static RAM
Description:
Industrial and Commercial Temperature Ranges
The IDT70V7339 is a high-speed 512Kx18 (9Mbit) synchronous
Bank-Switchable Dual-Ported SRAM organized into 64 independent
8Kx18 banks. The device has two independent ports with separate
control, address, and I/O pins for each port, allowing each port to access
any 8Kx18 memory block not already accessed by the other port.
Accesses by the ports into specific banks are controlled via the bank
address pins under the user's direct control.
Registers on control, data, and address inputs provide minimal setup
and hold times. The timing latitude provided by this approach allows
systems to be designed with very short cycle times. With an input data
Pin Configuration (1,2,3,4)
11/20/01
register, the IDT70V7339 has been optimized for applications having
unidirectional or bidirectional data flow in bursts. An automatic power down
feature, controlled by CE 0 and CE 1 , permits the on-chip circuitry of each
port to enter a very low standby power mode. The dual chip enables also
facilitate depth expansion.
The 70V7339 can support an operating voltage of either 3.3V or 2.5V
on one or both ports, controllable by the OPT pins. The power supply for
the core of the device(V DD ) remains at 3.3V. Please refer also to the
functional description on page 18.
A1
A2
A3
A4
A5
A6
A7
A8
A9
A10
A11
A12
A13
A14
A15
A16
A17
IO 9L
NC
V SS
TDO
NC
BA 3L
A 12L
A 8L
NC
V DD
CLK L CNTEN L A 4L
A 0L
OPT L
NC
V SS
B1
B2
B3
B4
B5
B6
B7
B8
B9
B10
B11
B12
B13
B14
B15
B16
B17
NC
V SS
NC
TDI
BA 4L
BA 0L
A 9L
NC
CE 0L
V SS
ADS L
A 5L
A 1L
V SS V DDQR I/O 8L
NC
C1
C2
C3
C4
C5
C6
C7
C8
C9
C10
C11
C12
C13
C14
C15
C16
C17
V DDQL I/O 9R V DDQR PL/ FT L BA 5L BA 1L
A 10L
UB L
CE 1L
V SS
R/ W L
A 6L
A 2L
V DD
I/O 8R
NC
V SS
D1
D2
D3
D4
D5
D6
D7
D8
D9
D10
D11
D12
D13
D14
D15
D16
D17
NC
V SS
I/O 10L
NC
BA 2L
A 11L
A 7L
LB L
V DD
OE L REPEAT L
A 3L
V DD
NC
V DDQL I/O 7L
I/O 7R
E1
E2
E3
E4
E14
E15
E16
E17
I/O 11L
NC V DDQR I/O 10R
I/O 6L
NC
V SS
NC
F1
F2
F3
F4
F14
F15
F16
F17
V DDQL I/O 11R
NC
V SS
V SS
I/O 6R
NC
V DDQR
G1
G2
G3
G4
G14
G15
G16
G17
NC
V SS
I/O 12L
NC
NC
V DDQL I/O 5L
NC
H1
V DD
J1
H2
NC
J2
H3 H4
V DDQR I/O 12R
J3 J4
70V7339BF
BF-208 (5)
H14
V DD
J14
H15
NC
J15
H16
V SS
J16
H17
I/O 5R
J17
V DDQL V DD
V SS
V SS
V SS
V DD
V SS V DDQR
K1
I/O 14R
K2
V SS
K3 K4
I/O 13R V SS
208-Pin fpBGA
Top View (6)
K14 K15 K16
I/O 3R V DDQL I/O 4R
K17
V SS
L1
L2
L3
L4
L14
L15
L16
L17
NC
I/O 14L V DDQR I/O 13L
NC
I/O 3L
V SS
I/O 4L
M1
M2
M3
M4
M14
M15
M16
M17
V DDQL
NC
I/O 15R V SS
V SS
NC
I/O 2R V DDQR
N1
N2
N3
N4
N14
N15
N16
N17
NC
V SS
NC
I/O 15L
I/O 1R V DDQL
NC
I/O 2L
P1
P2
P3
P4
P5
P6
P7
P8
P9
P10
P11
P12
P13
P14
P15
P16
P17
I/O 16R I/O 16L V DDQR
NC
TRST BA 3R A 12R
A 8R
NC
V DD
CLK R CNTEN R A 4R
NC
I/O 1L
V SS
NC
R1
R2
R3
R4
R5
R6
R7
R8
R9
R10
R11
R12
R13
R14
R15
R16
R17
V SS
NC
I/O 17R TCK
BA 4R BA 0R
A 9R
NC
CE 0R
V SS
ADS R
A 5R
A 1R
V SS
V DDQL I/O 0R V DDQR
T1
T2
T3
T4
T5
T6
T7
T8
T9
T10
T11
T12
T13
T14
T15
T16
T17
NC
I/O 17L V DDQL TMS BA 5R BA 1R A 10R
UB R
CE 1R
V SS
R/ W R
A 6R
A 2R
V SS
NC
V SS
NC
U1
U2
U3
U4
U5
U6
U7
U8
U9
U10
U12
U13
U14
U15
U16
U17
V SS
NC PL/ FT R
NC
BA 2R A 11R
A 7R
LB R
V DD
OE R
A 3R
A 0R
V DD
OPT R
NC
I/O 0L
,
5628 drw 02c
NOTES:
1. All V DD pins must be connected to 3.3V power supply.
2. All V DDQ pins must be connected to appropriate power supply: 3.3V if OPT pin for that port is set to V IH (3.3V), and 2.5V if OPT pin for that port is
set to V IL (0V).
3. All V SS pins must be connected to ground supply.
4. Package body is approximately 15mm x 15mm x 1.4mm with 0.8mm ball pitch.
5. This package code is used to reference the package diagram.
6. This text does not indicate orientation of the actual part-marking.
6.42
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