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参数资料
| 型号： | IDT70V9089S12PF8 |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 11/19页 |
| 文件大小： | 0K |
| 描述： | IC SRAM 512KBIT 12NS 100TQFP |
| 标准包装： | 750 |
| 格式 - 存储器： | RAM |
| 存储器类型： | SRAM - 双端口，同步 |
| 存储容量： | 512K (64K x 8) |
| 速度： | 12ns |
| 接口： | 并联 |
| 电源电压： | 3 V ~ 3.6 V |
| 工作温度： | 0°C ~ 70°C |
| 封装/外壳： | 100-LQFP |
| 供应商设备封装： | 100-TQFP（14x14） |
| 包装： | 带卷 (TR) |
| 其它名称： | 70V9089S12PF8 |
IDT70V9089/79S/L
High Speed 3.3V 64/32K x 8 Synchronous Dual-Port Static RAM
Industrial and Commercial Temperature Ranges
Timing Waveform of a Bank Select Pipelined Read (1,2)
t CYC2
CLK
t CH2
t CL2
t SA
t HA
ADDRESS (B1)
A 0
A 1
A 2
A 3
A 4
A 5
A 6
t SC
t HC
CE 0(B1)
t SC
t HC
t CD2
t CD2
t CKHZ
(3)
t CD2
DATA OUT(B1)
Q 0
t DC
Q 1
t DC
t CKLZ
(3)
Q 3
t CKHZ (3)
t SA
t HA
ADDRESS (B2)
A 0
A 1
A 2
A 3
A 4
A 5
A 6
t SC
t HC
CE 0(B2)
t SC
t HC
t CD2
t CKHZ (3)
t CD2
DATA OUT(B2)
t CKLZ (3)
Q 2
t CKLZ (3)
Q 4
3750 drw 08
Timing Waveform of a Bank Select Flow-Through Read (6)
t CYC1
CLK
t CH1
t CL1
t SA
t HA
ADDRESS (B1)
A 0
A 1
A 2
A 3
A 4
A 5
A 6
CE 0(B1)
t SC
t HC
t SC
t HC
t CD1
t CD1
t CKHZ
(1)
t CD1
t CD1
DATA OUT(B1)
D 0
t DC
D 1
t DC
t CKLZ
(1)
D 3
t CKHZ (1)
t CKLZ
(1)
D 5
t SA
t HA
ADDRESS (B2)
A 0
A 1
A 2
A 3
A 4
A 5
A 6
t SC
t HC
CE 0(B2)
t SC
t HC
t CD1
t CKHZ
(1)
t CD1
t CKHZ
(1)
DATA OUT(B2)
t CKLZ
(1)
D 2
t CKLZ
(1)
D 4
NOTES:
1. B1 Represents Bank #1; B2 Represents Bank #2. Each Bank consists of one IDT70V9089/79 for this waveform,
and are setup for depth expansion in this example. ADDRESS (B1) = ADDRESS (B2) in this situation.
2. OE and ADS = V IL ; CE 1(B1) , CE 1(B2) , R/ W and CNTRST = V IH .
3. Transition is measured 0mV from Low or High-impedance voltage with the Output Test Load (Figure 2).
4. CE 0 and ADS = V IL ; CE 1 and CNTRST = V IH .
5. OE = V IL for the Right Port, which is being read from. OE = V IH for the Left Port, which is being written to.
6. If t CCS < maximum specified, then data from right port READ is not valid until the maximum specified for t CWDD .
If t CCS > maximum specified, then data from right port READ is not valid until t CCS + t CD1 . t CWDD does not apply in this case.
11
6.42
3750 drw 08a
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