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参数资料
| 型号： | IDT70V9189L9PFI |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 3/17页 |
| 文件大小： | 0K |
| 描述： | IC SRAM 576KBIT 9NS 100TQFP |
| 标准包装： | 6 |
| 格式 - 存储器： | RAM |
| 存储器类型： | SRAM - 双端口，同步 |
| 存储容量： | 576K（64K x 9） |
| 速度： | 9ns |
| 接口： | 并联 |
| 电源电压： | 3 V ~ 3.6 V |
| 工作温度： | -40°C ~ 85°C |
| 封装/外壳： | 100-LQFP |
| 供应商设备封装： | 100-TQFP（14x14） |
| 包装： | 托盘 |
| 其它名称： | 70V9189L9PFI |
IDT70V9179L
High-Speed 32K x 9 Dual-Port Synchronous Pipelined Static RAM
Pin Names
Industrial and Commercial Temperature Ranges
Left Port
CE 0L, CE 1L
R/ W L
OE L
A 0L - A 14L
I/O 0L - I/O 8L
CLK L
ADS L
CNTEN L
Right Port
CE 0R, CE 1R
R/ W R
OE R
A 0R - A 14R
I/O 0R - I/O 8R
CLK R
ADS R
CNTEN R
Names
Chip Enables
Read/Write Enable
Output Enable
Address
Data Input/Output
Clock
Address Strobe Enable
Counter Enable
CNTRST L
FT /PIPE L
CNTRST R
FT /PIPE R
V DD
V SS
Counter Reset
Flow-Through / Pipeline
Power (3.3V)
Ground (0V)
NOTE:
1. LB and UB are single buffered regardless of state of FT /PIPE.
2. CE o and CE 1 are single buffered when FT /PIPE = V IL ,
CE o and CE 1 are double buffered when FT /PIPE = V IH ,
i.e. the signals take two cycles to deselect.
4860 tbl 01
Truth Table I—Read/Write and Enable Control (1,2,3)
OE
X
X
X
L
H
CLK
↑
↑
↑
↑
X
CE 0
H
X
L
L
L
CE 1
X
L
H
H
H
R/ W
X
X
L
H
X
I/O 0-8
High-Z
High-Z
DATA IN
DATA OUT
High-Z
Deselected –Power Down
Deselected –Power Down
Write
Read
Outputs Disabled
MODE
NOTES:
1. "H" = V IH, "L" = V IL, "X" = Don't Care.
2. ADS , CNTEN , CNTRST = X.
3. OE is an asynchronous input signal.
Truth Table II—Address Counter Control (1,2,3)
4860 tbl 02
Previous
Internal
L
L
External
Address
An
X
X
X
Internal
Address
X
An
An + 1
X
Address
Used
An
An + 1
An + 1
A 0
CLK
↑
↑
↑
↑
ADS
L (4)
H
H
X
CNTEN
X
(5)
H
X
CNTRST
H
H
H
(4)
I/O (3)
D I/O (n)
D I/O (n+1)
D I/O (n+1)
D I/O (0)
MODE
External Address Used
Counter Enabled —Internal Address generation
External Address Blocked —Counter disabled (An + 1 reused)
Counter Reset to Address 0
NOTES:
1. "H" = V IH, "L" = V IL, "X" = Don't Care.
2. CE 0 and OE = V IL ; CE 1 and R/ W = V IH .
3. Outputs configured in Flow-Through Output mode: if outputs are in Pipelined mode the data out will be delayed by one cycle.
4. ADS and CNTRST are independent of all other signals including CE 0 and CE 1 .
5. The address counter advances if CNTEN = V IL on the rising edge of CLK, regardless of all other signals including CE 0 and CE 1 .
3
6.42
4860 tbl 03
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