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参数资料
| 型号： | IDT70V9369L12PF |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 7/16页 |
| 文件大小： | 0K |
| 描述： | IC SRAM 288KBIT 12NS 100TQFP |
| 标准包装： | 90 |
| 格式 - 存储器： | RAM |
| 存储器类型： | SRAM - 双端口，同步 |
| 存储容量： | 288K（16K x 18） |
| 速度： | 12ns |
| 接口： | 并联 |
| 电源电压： | 3 V ~ 3.6 V |
| 工作温度： | 0°C ~ 70°C |
| 封装/外壳： | 100-LQFP |
| 供应商设备封装： | 100-TQFP（14x14） |
| 包装： | 托盘 |
| 其它名称： | 70V9369L12PF |
IDT70V9369L
High-Speed 3.3V 16K x 18 Dual-Port Synchronous Pipelined Static RAM
Industrial and Commercial Temperature Ranges
AC Electrical Characteristics Over the Operating Temperature Range
(Read and Write Cycle Timing) (3) (V DD = 3.3V ± 0.3V)
70V9369L6
Com'l Only
70V9369L7
Com'l Only
70V9369L9
Com'l Only
70V9369L12
Com'l Only
& Ind
Symbol
Parameter
Min.
Max.
Min.
Max.
Min.
Max.
Min.
Max.
Unit
t CYC1
Clock Cycle Time (Flow-Through)
(2)
19
____
22
____
25
____
30
____
ns
t CYC2
Clock Cycle Time (Pipelined)
(2)
10
____
12
____
15
____
20
____
ns
t CH1
Clock High Time (Flow-Through) (2)
6.5
____
7.5
____
12
____
12
____
ns
t CL1
Clock Low Time (Flow-Through)
(2)
6.5
____
7.5
____
12
____
12
____
ns
t CH2
Clock High Time (Pipelined)
(2)
4
____
5
____
6
____
8
____
ns
t CL2
Clock Low Time (Pipelined)
(2)
4
____
5
____
6
____
8
____
ns
Output Enable to Output High-Z
t R
t F
t SA
t HA
t SC
t HC
t SW
t HW
t SD
t HD
t SAD
t HAD
t SCN
t HCN
t SRST
t HRST
t OE
t OLZ
t OHZ
Clock Rise Time
Clock Fall Time
Address Setup Time
Address Hold Time
Chip Enable Setup Time
Chip Enable Hold Time
R/W Setup Time
R/W Hold Time
Input Data Setup Time
Input Data Hold Time
ADS Setup Time
ADS Hold Time
CNTEN Setup Time
CNTEN Hold Time
CNTRST Setup Time
CNTRST Hold Time
Output Enable to Data Valid
Output Enable to Output Low-Z (1)
(1)
____
____
3.5
0
3.5
0
3.5
0
3.5
0
3.5
0
3.5
0
3.5
0
____
2
1
3
3
____
____
____
____
____
____
____
____
____
____
____
____
____
____
6.5
____
7
____
____
4
0
4
0
4
0
4
0
4
0
4
0
4
0
____
2
1
3
3
____
____
____
____
____
____
____
____
____
____
____
____
____
____
7.5
____
7
____
____
4
1
4
1
4
1
4
1
4
1
4
1
4
1
____
2
1
3
3
____
____
____
____
____
____
____
____
____
____
____
____
____
____
9
____
7
____
____
4
1
4
1
4
1
4
1
4
1
4
1
4
1
____
2
1
3
3
____
____
____
____
____
____
____
____
____
____
____
____
____
____
12
____
7
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
t CD1
Clock to Data Valid (Flow-Through)
(2)
____
15
____
18
____
20
____
25
ns
t CD2
Clock to Data Valid (Pipelined)
(2)
____
6.5
____
7.5
____
9
____
12
ns
Clock High to Output High-Z
Clock High to Output Low-Z
t DC
t CKHZ
t CKLZ
Data Output Hold After Clock High
(1)
(1)
2
2
2
____
9
____
2
2
2
____
9
____
2
2
2
____
9
____
2
2
2
____
9
____
ns
ns
ns
Port-to-Port Delay
t CWDD
t CCS
Write Port Clock High to Read Data Delay
Clock-to-Clock Setup Time
____
____
24
9
____
____
28
10
____
____
35
15
____
____
40
15
ns
ns
NOTES:
5648 tbl 11
1. Transition is measured 0mV from Low or High-impedance voltage with the Output Test Load (Figure 2). This parameter is guaranteed by device characteriza-
tion, but is not production tested.
2. The Pipelined output parameters (t CYC2 , t CD2 ) apply to either or both the Left and Right ports when FT /PIPE = V IH . Flow-through parameters (t CYC1 , t CD1 ) apply
when FT /PIPE = V IL for that port.
3. All input signals are synchronous with respect to the clock except for the asynchronous Output Enable ( OE ), FT /PIPE R , and FT /PIPE L .
7
6.42
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