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参数资料
| 型号： | IDT71T75602S150PFG8 |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 6/23页 |
| 文件大小： | 0K |
| 描述： | IC SRAM 18MBIT 150MHZ 100TQFP |
| 标准包装： | 1,000 |
| 格式 - 存储器： | RAM |
| 存储器类型： | SRAM - 同步 ZBT |
| 存储容量： | 18M（512K x 36） |
| 速度： | 150MHz |
| 接口： | 并联 |
| 电源电压： | 2.375 V ~ 2.625 V |
| 工作温度： | 0°C ~ 70°C |
| 封装/外壳： | 100-LQFP |
| 供应商设备封装： | 100-TQFP（14x14） |
| 包装： | 带卷 (TR) |
| 其它名称： | 71T75602S150PFG8 |
IDT71T75602, IDT71T75802, 512K x 36, 1M x 18, 2.5V Synchronous ZBT? SRAMs with
2.5V I/O, Burst Counter, and Pipelined Outputs Commercial and Industrial Temperature Ranges
2 4 5
Pin Configuration — 512K X 36, 119 BGA (1,2) 6
Top View A V DDQ A A A A A
6 4 18 8 16
7
V DDQ
B
C
D
E
F
G
H
NC
NC
I/O 16
I/O 17
V DDQ
I/O 20
I/O 22
CE 2
A 7
I/O P3
I/O 18
I/O 19
I/O 21
I/O 23
A 3
A 2
V SS
V SS
V SS
BW 3
V SS
ADV/ LD
V DD
NC
CE 1
OE
A 17
R/ W
A 9
A 12
V SS
V SS
V SS
BW 2
V SS
CE 2
A 15
I/O P2
I/O 13
I/O 12
I/O 11
I/O 9
NC
NC
I/O 15
I/O 14
V DDQ
I/O 10
I/O 8
J
V DDQ
V DD
V DD
(1)
V DD
V DD
(1)
V DD
V DDQ
K
L
M
N
P
I/O 24
I/O 25
V DDQ
I/O 29
I/O 31
I/O 26
I/O 27
I/O 28
I/O 30
I/O P4
V SS
BW 4
V SS
V SS
V SS
CLK
NC
CEN
A 1
A 0
V SS
BW 1
V SS
V SS
V SS
I/O 6
I/O 4
I/O 3
I/O 2
I/O P1
I/O 7
I/O 5
V DDQ
I/O 1
I/O 0
R
NC
A 5
LBO
V DD
V DD
(1)
A 13
NC
NC
T
NC
NC
A 10
A 11
A 14
(3)
ZZ
NC/TDI
NC/TDO
U
V DDQ
NC/TMS
(2)
(2)
NC/TCK
(2)
(2)
NC/ TRST (2,4)
V DDQ
5313 tbl 25
Top View
Pin Configuration — 1M X 18, 119 BGA (1,2)
1 2 3 4 5
6
7
A
B
C
D
E
F
G
H
J
K
L
M
N
P
V DDQ
NC
NC
I/O 8
NC
V DDQ
NC
I/O 11
V DDQ
NC
I/O 13
V DDQ
I/O 15
NC
A 6
CE 2
A 7
NC
I/O 9
NC
I/O 10
NC
V DD
I/O 12
NC
I/O 14
NC
I/O P2
A 4
A 3
A 2
V SS
V SS
V SS
BW 2
V SS
V DD (1)
V SS
V SS
V SS
V SS
V SS
A 19
ADV/ LD
V DD
NC
CE 1
OE
A 18
R/ W
V DD
CLK
NC
CEN
A 1
A 0
A 8
A 9
A 13
V SS
V SS
V SS
V SS
V SS
V DD (1)
V SS
BW 1
V SS
V SS
V SS
A 16
CE 2
A 17
I/O P1
NC
I/O 6
NC
I/O 4
V DD
NC
I/O 2
NC
I/O 1
NC
V DDQ
NC
NC
NC
I/O 7
V DDQ
I/O 5
NC
V DDQ
I/O 3
NC
V DDQ
NC
I/O 0
R
NC
A 5
LBO
V DD
V DD
(1)
A 12
NC
NC
T
NC
A 10
A 15
(3)
A 14
A 11
ZZ
NC/TDI
NC/TDO
NC /TRST
U
V DDQ
NC/TMS
(2)
(2)
NC/TCK
(2)
(2)
(2,4)
V DDQ
5313 tb l 25a
NOTES:
1. J3, R5, and J5 do not have to be directly connected to V DD as long as the input voltage is ≥ V IH .
2. U2, U3, U4 and U6 will be pulled internally to V DD if not actively driven. To disable the TAP controller without interfering with normal operation, several settings are
possible. U2, U3, U4 and U6 could be tied to VDD or VSS and U5 should be left unconnected. Or all JTAG inputs(TMS, TDI, and TCK and TRST ) U2, U3, U4 and U6
could be left unconnected “NC” and the JTAG circuit will remain disabled from power up.
3. The 36M address will be ball T6 (for the 512K x 36 device) and ball T4 (for the 1M x 18 device).
4. TRST is offered as an optional JTAG reset if required in the application. If not needed, can be left floating and will internally be pulled to V DD .
6.42
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