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参数资料
| 型号： | IDT71V3556SA100BGI8 |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 7/28页 |
| 文件大小： | 0K |
| 描述： | IC SRAM 4MBIT 100MHZ 119BGA |
| 标准包装： | 1,000 |
| 格式 - 存储器： | RAM |
| 存储器类型： | SRAM - 同步 ZBT |
| 存储容量： | 4.5M（128K x 36） |
| 速度： | 100MHz |
| 接口： | 并联 |
| 电源电压： | 3.135 V ~ 3.465 V |
| 工作温度： | -40°C ~ 85°C |
| 封装/外壳： | 119-BGA |
| 供应商设备封装： | 119-PBGA（14x22） |
| 包装： | 带卷 (TR) |
| 其它名称： | 71V3556SA100BGI8 |
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IDT71V3556, IDT71V3558, 128K x 36, 256K x 18, 3.3V Synchronous SRAMS with
ZBT ? Feature, 3.3V I/O, Burst Counter, and Pipelined Outputs
Pin Configuration - 128K x 36, 119 BGA
Commercial and Industrial Temperature Ranges
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5
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A
B
C
D
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M
N
V DDQ
NC
NC
I/O 16
I/O 17
V DDQ
I/O 20
I/O 22
V DDQ
I/O 24
I/O 25
V DDQ
I/O 29
A 6
CE 2
A 7
I/O P3
I/O 18
I/O 19
I/O 21
I/O 23
V DD
I/O 26
I/O 27
I/O 28
I/O 30
A 4
A 3
A 2
V SS
V SS
V SS
BW 3
V SS
V DD(1)
V SS
BW 4
V SS
V SS
NC(2)
ADV/ LD
V DD
NC
CE 1
OE
NC(2)
R/ W
V DD
CLK
NC
CEN
A 1
A 8
A 9
A 12
V SS
V SS
V SS
BW 2
V SS
V DD(1)
V SS
BW 1
V SS
V SS
A 16
CE 2
A 15
I/O P2
I/O 13
I/O 12
I/O 11
I/O 9
V DD
I/O 6
I/O 4
I/O 3
I/O 2
V DDQ
NC
NC
I/O 15
I/O 14
V DDQ
I/O 10
I/O 8
V DDQ
I/O 7
I/O 5
V DDQ
I/O 1
P
R
T
I/O 31
NC
NC
I/O P4
A 5
NC
V SS
LBO
A 10
A 0
V DD
A 11
V SS
V DD(1)
A 14
I/O P1
A 13
NC
I/O 0
NC
NC/ZZ(5)
,
U
V DDQ
NC/TMS (3) NC/TDI (3) NC/TCK (3) NC/TDO (3) NC/ TRST (3,4)
Top View
V DDQ
5281 drw 13A
Pin Configuration - 256K x 18, 119 BGA
1
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3
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A
B
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P
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V DDQ
NC
NC
I/O 8
NC
V DDQ
NC
I/O 11
V DDQ
NC
I/O 13
V DDQ
I/O 15
NC
NC
A 6
CE2
A 7
NC
I/O 9
NC
I/O 10
NC
V DD
I/O 12
NC
I/O 14
NC
I/O P2
A 5
A 4
A 3
A 2
V SS
V SS
V SS
BW 2
V SS
V DD(1)
V SS
V SS
V SS
V SS
V SS
LBO
NC(2)
ADV/ LD
V DD
NC
CE 1
OE
NC(2)
R/ W
V DD
CLK
NC
CEN
A 1
A 0
V DD
A 8
A 9
A 13
V SS
V SS
V SS
V SS
V SS
V DD(1)
V SS
BW 1
V SS
V SS
V SS
V DD(1)
A 16
CE 2
A 17
I/O P1
NC
I/O 6
NC
I/O 4
V DD
NC
I/O 2
NC
I/O 1
NC
A 12
V DDQ
NC
NC
NC
I/O 7
V DDQ
I/O 5
NC
V DDQ
I/O 3
NC
V DDQ
NC
I/O 0
NC
T
NC
A 10
A 15
NC
A 14
A 11
NC/ZZ(5)
,
U
V DDQ
NC/TMS (3) NC/TDI (3) NC/TCK (3) NC/TDO (3) NC/ TRST (3,4) V DDQ
5281drw 13B
Top View
NOTES:
1. J3, J5, and R5 do not have to be directly connected to V DD as long as the input voltage is ≥ V IH .
2. G4 and A4 are reserved for future 8M and 16M respectively.
3. These pins are NC for the "S" version or the JTAG signal listed for the "SA" version.
4. TRST is offered as an optional JTAG reset if required in the application. If not needed, can be left floating and will internally be pulled to V DD .
5. Pin T7 does not have to be connected directly to V SS as long as the input voltage is ≤ V IL ; on the latest die revision this pin supports ZZ (sleep mode).
7
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